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搜索资源列表

  1. 传输线匹配、端接仿真工具 非常好用

  2. 传输线匹配、端接仿真工具 非常好用 传输线匹配、端接仿真工具 非常好用

  3. 所属分类：嵌入式

    • 发布日期：2009-08-30
    • 文件大小：41984
    • 提供者：dyhewter

  1. 施耐德PLC Modbus Plus 端接和接地

  2. 施耐德PLC Modbus Plus 端接和接地，里面有接线图，实物接线方式等

  3. 所属分类：硬件开发

    • 发布日期：2011-03-12
    • 文件大小：51200
    • 提供者：boogline

  1. 用于元件测试的端接技术

  2. 五种不同的端接技术特点/误差/适用范围,指导读者正确使用.

  3. 所属分类：硬件开发

    • 发布日期：2013-12-06
    • 文件大小：212992
    • 提供者：u012534155

  1. 端接电阻的作用及选择方法

  2. 端接电阻/匹配电阻的作用及选择方法 端接电阻是用来实现阻抗匹配的。 什么是阻抗匹配，对于波形信号，在传输和使用的过程中会产生非线性阻抗，例如线路中存在电容或电感等非线性原件， 对于高频的信号不知道什么时候就会产生阻抗，此时就会影响信号的特性，频率或者能量都会改变，可以通过在电路中加入一种电阻控制电路的阻抗使之达到不影响信号，这种电阻就是端接电阻。端接电阻分为并行端接和串行端接两种。

  3. 所属分类：硬件开发

    • 发布日期：2012-06-26
    • 文件大小：76800
    • 提供者：shiweisun

  1. 端接电阻，阻抗匹配，传输线，端接

  2. 这个资源对于电子专业的硬件工程师来说很重要，特别是对于设计高速电路的工程师来说尤为有帮助。主要是介绍电路设计中常用到的端接电阻，阻抗匹配等知识，由潜入深，赶快看看吧

  3. 所属分类：专业指导

    • 发布日期：2010-12-21
    • 文件大小：198656
    • 提供者：dubangsheng

  1. 高速FPGA的PCB设计指导-----端接

  2. 在设计电路板时，其中一个难题就是确定端接类型以及它的放置位置。本章将帮助用户确定用户电路板设计所需的端接类型以及可能的最好位置。

  3. 所属分类：其它

    • 发布日期：2020-08-07
    • 文件大小：222208
    • 提供者：weixin_38617196

  1. 高速PCB设计——端接设计

  2. 在目前的高速电路中，信号的上升时间已经小于0.25ns，所以Len为0.25in，一般来说，PCB上走线的距离很容易大于这个值，所以，必须对电路进行端接设计。

  3. 所属分类：其它

    • 发布日期：2020-08-14
    • 文件大小：150528
    • 提供者：weixin_38701407

  1. 端接未使用的低电压差分信号总线输入

  2. 低电压差分信号（LVDS）是EIA/TIA-644标准中定义的总线技术。这种技术的特点是通过使用差分信号有较低的电压摆幅,从而具备Gbps数据速率的能力。这种技术相对单端技术的优势包括消除差分线路上传输的两个平衡信号的电磁干扰,加强了抗噪声能力。并非所有的LVDS输入都使用的时候,我们必须注意,因为浮接输入端可能会引入噪声从而导致数据错误。所以当LVDS输入端不使用的时候需要进行合适的端接。

  3. 所属分类：其它

    • 发布日期：2020-08-18
    • 文件大小：106496
    • 提供者：weixin_38708223

  1. Vue-axios-post数据后端接不到问题解决

  2. 主要介绍了Vue-axios-post数据后端接不到问题解决，文中通过示例代码介绍的非常详细，对大家的学习或者工作具有一定的参考学习价值，需要的朋友们下面随着小编来一起学习学习吧

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：78848
    • 提供者：weixin_38608189

  1. 副边变压器端接提升高速ADC的增益平坦度

  2. 本文以MAX1124 (Maxim近期推出的250MHz、10位高IF ADC)为例，讨论不同的端接架构以及对高速ADC增益平坦度和动态范围的影响。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：91136
    • 提供者：weixin_38653687

  1. 从“头”说起：网线端接标准与故障排查

  2. 物理介质层是网络通信的基础，而网络硬件接口的端接，又是物理层连通性的基础，其故障率占整个网络故障的80％以上。无论工程施工还是直接用户，在线缆端接问题上，存在着诸多误解和错误认识，本文通过对相关标准发展过程的回顾，结合测试仪表和工程实际应用，希望能对澄清一些基本概念和技术问题有所帮助。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：190464
    • 提供者：weixin_38522636

  1. 光纤头端接接续故障的主要因素

  2. 当然再优秀和快速的非打磨光纤头端接工艺，仍然会因为操作不当或材料受损问题造成接续不良。可能导致出现接续故障的因素大致包括：a.污染、b.光纤碎裂、c.光纤的不良切割或折断、d.预置打磨光纤与切割光纤接续缝隙过大、e.过偏的光纤切割角度。

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：133120
    • 提供者：weixin_38736529

  1. 高速转换器时钟分配器件的端接

  2. 使用时钟分配器件1或者扇出缓冲器为ADC和DAC提供时钟时，需要考虑印刷电路板上的走线和输出端接，这是信号衰减的两个主要来源。

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：196608
    • 提供者：weixin_38504687

  1. 高速转换器时钟分配器件的端接

  2. 使用时钟分配器件1或者扇出缓冲器为ADC和DAC提供时钟时，需要考虑印刷电路板上的走线和输出端接，这是信号衰减的两个主要来源。 　　时钟走线与信号摆幅 　　PCB上的走线类似于低通滤波器，当时钟信号沿着走线传输时，会造成时钟信号衰减，并且脉冲沿的失真随线长增加。更高的时钟信号频率会导致衰减、失真和噪声增加，但不会增加抖动，在低压摆率时抖动最大（图1），一般使用高压摆率的时钟沿。为了实现高质量的时钟，要使用高摆幅时钟信号和短时钟PCB走线；由时钟驱动的器件应该尽可能靠近时钟分配器件放置。

  3. 所属分类：其它

    • 发布日期：2020-11-04
    • 文件大小：285696
    • 提供者：weixin_38622983

  1. 模拟技术中的副边变压器端接提升高速ADC的增益平坦度

  2. 摘要：本应用笔记描述了变压器原边端接和副边端接的区别，通常用于前置高速模/数转换器(ADC)的信号调理链路。本文详细说明了在较高中频(IF)的应用中，两种端接对高速ADC增益平坦度和动态范围的影响。 　　正确选择输入网络元件对于高速ADC的驱动和输入网络的平衡至关重要(参考应用笔记：“正确选择输入网络，优化高速ADC的动态性能和增益平坦度”)。 　　在较高IF应用中，端接电阻的位置非常重要。交流耦合输入信号可以在变压器的原边或副边端接，具体取决于系统对高速ADC增益平坦度和动态范围的要求。宽

  3. 所属分类：其它

    • 发布日期：2020-11-12
    • 文件大小：150528
    • 提供者：weixin_38608688

  1. 通信与网络中的Maxim推出集成可切换端接电阻的收发器

  2. Maxim推出RS-485收发器MAX13450E/MAX13451E，器件集成可通过软件/引脚选择的双端接(100Ω/120Ω)电阻，有效简化RS-485网络配置。该系列收发器非常适合工业控制设备、IP摄像机装配及其它RS-485网络应用。 　　高速RS-485网络要求在每条传输线的末端连接匹配电阻，这意味着用户在每次配置网络时必须通过外部电阻或DIP开关手动设置从机终端的匹配电阻。MAX13450E/MAX13451E集成了可切换端接电阻，用户只需通过软件即可轻松配置网络。这一功能避免了手

  3. 所属分类：其它

    • 发布日期：2020-11-07
    • 文件大小：68608
    • 提供者：weixin_38680340

  1. EDA/PLD中的Xilinx可编程逻辑器件的端接技术

  2. Xilinx可编程逻辑器件FPGA的SelectIO支持多达⒛种信号接口标准，而每一种标准包括多种驱动电流输出。不同的驱动电流和接口标准，其输出阻抗(内阻)不同，因此需选择相应的匹配电阻。对Xilinx器件，推荐采用串行端接技术。 　　当选择TTL/CMOS标准24 mA驱动电流时，其输出阻抗大致为13Ω。若传输线阻抗Zo＝50Ω，那么应该加一个JJΩ的源端匹配电阻。13Ω＋JjΩ＝46Ω(近似于50Ω，稍微有一点欠阻尼有助于信号的建立时间)。 　　当选择其他传输标准和驱动电流时，匹配阻抗会

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：70656
    • 提供者：weixin_38648309

  1. 基础电子中的多负载端接技术

  2. 在实际电路中，常常会遇到单一驱动多个负载的情况，这时需要根据负载情况及电路的布线拓扑结构来确定端接方式和使用端接的数量。一般情况下，可以考虑多种方案。如果多个负载之间的距离较近，可通过一条传输线与驱动端连接。负载都位于这条传输线的终端，这时只需一个端接电路(菊花链结构)。如采用串行端接，则在传输线源端加入—个串行电阻即可. 　　若采用并行端接(以简单并行端接为例)，则端接应置于离源端距离最远的负载处。同时，线网的拓扑结构应优先采用菊花链的连接方式，如图1所示。 　　图1 菊花链式并行端接

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：77824
    • 提供者：weixin_38684328

  1. 基础电子中的串行端接技术

  2. 串行端接通过在尽量靠近源端的位置串行插入一个电阻Rt，(典型值为10Ω～15Ω)到传输线中来实现，如图所示。串行端接是匹配信号源的阻抗，所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗(轻微过阻尼)。这种端接方案通过使源端反射系数，Ps＝0来抑制从负载反射回来的信号(负载端输入电阻，不吸收能量)，再从源端反射回负载端。 　　图 串行端接技术 　　串行端接的优点在于每条线只需要一个端接电阻，无需与电源相连接，消耗功率小。当驱动高容性负载时可提供限流作用，这种限流作用可以帮助减小

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：48128
    • 提供者：weixin_38604395

  1. 基础电子中的并行端接技术

  2. 1．并行端接技术 　　并行端接主要是在尽量靠近负载端的位置加一个上拉阻抗和下拉阻抗，以实现终端的阻抗匹配，根据不同的应用环境，并行端接又可分为以下几种方式。 　　(1)简单的并行端接 　　这种方式是简单地在负载端加入一个下拉到地的电阻Rt(Rt=Zo)来实现匹配，如图1所示。采用此端接的条件是驱动端必须能够提供输出高电平时的驱动电流，以保证通过端接电阻的高电压满足门限电压要求。在输出为高电平状态时，这种并行端接电路消耗的电流过大。对于50Ω的端接负载(等于传输线阻抗)，维持TTL高电平消耗

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：125952
    • 提供者：weixin_38542148
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