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搜索资源列表

  1. 基于Matlab的通信原理演示系统的设计与应用

  2. 基于Matlab的通信原理演示系统的设计与应用，有关通信实验的设计与仿真

  3. 所属分类：其它

    • 发布日期：2011-03-05
    • 文件大小：832512
    • 提供者：wwwzhangbk

  1. MATLAB 7.X 系统建模与仿真.pdf

  2. MATLAB 7.X 系统建模与仿真.pdfMATLAB 7.X 系统建模与仿真.pdf录 第1章 MATLAB仿真技术与应用简介 1.l系统衍真技术概述………… 12Ⅵ ATLAB仿真技术的发展与应用… 4 13 MATLAB仿真技术的特点 口■JL■p电p自l电dd山甲 ■■1■1上山■ 1,4仿真应用实例筒介 第2章 Slink60快速入门…… 2, Simulink简介…… 2.1.1什么是 Simulink 2L2 Simulink6D的新特点 ■看p电1p电鲁看 2.3 Simuli

  3. 所属分类：教育

    • 发布日期：2019-08-17
    • 文件大小：15728640
    • 提供者：ktz517

  1. EDA/PLD中的系统的有关仿真

  2. 系统的有关仿真如图3～5所示，清读者自己对仿真结果进行分析。从仿萁结果可以看出，对应模块的设计是正确的。 　　图3 　相位累加器SUM99的仿真结果　 图4 正弦查找表ROM仿真结果 图5 整个系统DDS的仿真结果 　　欢迎转载，信息来源维库电子市场网（www.dzsc.com）  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：274432
    • 提供者：weixin_38701952

  1. EDA/PLD中的系统的有关仿真/SIPO的仿真

  2. （1）激励源：同步时钟及外部输入像素的灰度信息。 　　（2）期望结果：把串行数据转换为并行数据，而且输出的并行数据必须保持到第三个串行数据输入的时刻以前。 　　（3）仿真结果及分析：SIPO的仿真结果如图1 所示。由图中可以看出，如我们将串行数据每三个划分为一段，QA、QB、QC恰好是这一段的并行输出，符合设计期望。 　　图1 SIPO的仿真结果

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：91136
    • 提供者：weixin_38693528

  1. EDA/PLD中的系统的有关仿真/FIFO的仿真

  2. 本次设计使用了Altera LPM库中的CSFIFO，即Cycle＿Shared＿FIFO。FIFO用于与主处理器，如单片机或DSP进行数据接口。为了便于观察系统输出，调试过程中使用的FIFO深度值只设置为4。 　　（1）仿真激励源：同步时钟CLK，写使能WE，八位数据输入端口DATA； 　　（2）仿真期望结果：当主处理器向FIFO写完一帧像素点数据后，READY信号输出值为零，同时，FIFO封锁输入通道，外部数据不能再写入FIFO。此时，PROCESS EN信号输出为1，通知Sobel滤波

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：99328
    • 提供者：weixin_38663036

  1. EDA/PLD中的EDA中的系统的有关仿真

  2. 时序控制电路SXKZ、显示控制电路XSKZ及整个电路系统CDKZQ的仿真图分别如图1如图2和如图3所示。 　　如图1 时序控制电路SXKZ仿真图 　　如图2 显示控制电路XSKZ仿真图 　　如图3 整个电路系统CDKZQ仿真图　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：195584
    • 提供者：weixin_38548589

  1. EDA/PLD中的EDA中的状态控制器系统的有关仿真

  2. 状态控制器KZQ、数据装载器ZZQ和烹调计时器JSQ的仿真分别如图1、如图2和如图3所示。 　　如图1 状态控制器KZQ的仿真图 　　如图2 数据装载器ZZQ的仿真图 　　如图3 烹调计时器JSQ的仿真图 　　经过对如图1～如图3进行分析，我们可以看出KZQ、ZZQ、JSQ的设计是正确的。其他未仿真的模块请读者自行完成并进行分析。　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：291840
    • 提供者：weixin_38672840

  1. EDA/PLD中的EDA中的系统总体组装电路的有关仿真

  2. 这里只给出了交通灯控制器的仿真图，如图1、图2所示。 　　如图1 JTDKZ，VHD的仿真图（全局结果） 　　如图2 JTDKZ VHD的仿真图（局部结果） 　　从如图1和如图2可知，JTDKZ.VHD的设计是正确的。其他程序请读者自已进行仿真和分析。　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-15
    • 文件大小：171008
    • 提供者：weixin_38591615

  1. EDA/PLD中的EDA中的车载DVD位控系统的有关仿真

  2. 本系统是采用进程建模的方式进行程序设计的，整个程序比较长，输入输出接口比较多。为了方便仿真和结果分析，我们可将其中的有关进程 单独抽出来，再加上相应的库、程序包的使用说明、实体说明，组成一个独立的程序（详见后述的OUTPUT．VHD）进行仿真和结果分析。如图是 判断输出模块OUTPUT的仿真图。请读者将其他的有关进程单独抽出来组成独立的程序进行仿真，并进行结果分析。 　　如图 判断输出模块OUTPUT的仿真图 　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-15
    • 文件大小：375808
    • 提供者：weixin_38729269

  1. EDA/PLD中的EDA中的总体组装的VHDL源程序系统的有关仿真

  2. 如图1～如图5是系统中有关模块的仿真，请读者结合有关程序进行仿真结果的分析。经分析上述的有关仿真结果，可知对应模块的VHDL程序设计是正确的。 　　如图1 ADZHKZ的仿真结果图(未加去毛刺进程前) 　　如图2 ADZHKZ的仿真结果图(口了去毛刺进程后) 　　如图3 SJYSCL的仿真结果图 　　如图4 DAZHKZ的仿真结果图 　　如图5 JPXSKZ的仿真结果图　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-15
    • 文件大小：343040
    • 提供者：weixin_38674616

  1. EDA/PLD中的EDA中的电梯控制器的系统的有关仿真

  2. 电梯控制器DTKZQ的仿真结果如图所示。请读者自己对仿真结果进行分析。 　　如图 电梯控制器DTKZQ的仿真图　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-15
    • 文件大小：115712
    • 提供者：weixin_38695061

  1. EDA中的车载DVD位控系统的有关仿真

  2. 本系统是采用进程建模的方式进行程序设计的，整个程序比较长，输入输出接口比较多。为了方便仿真和结果分析，我们可将其中的有关进程 单独抽出来，再加上相应的库、程序包的使用说明、实体说明，组成一个独立的程序（详见后述的OUTPUT．VHD）进行仿真和结果分析。如图是 判断输出模块OUTPUT的仿真图。请读者将其他的有关进程单独抽出来组成独立的程序进行仿真，并进行结果分析。 　　如图 判断输出模块OUTPUT的仿真图 　　  :

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：544768
    • 提供者：weixin_38708105

  1. EDA中的电梯控制器的系统的有关仿真

  2. 电梯控制器DTKZQ的仿真结果如图所示。请读者自己对仿真结果进行分析。 　　如图 电梯控制器DTKZQ的仿真图　　  :

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：183296
    • 提供者：weixin_38741531

  1. EDA中的总体组装的VHDL源程序系统的有关仿真

  2. 如图1～如图5是系统中有关模块的仿真，请读者结合有关程序进行仿真结果的分析。经分析上述的有关仿真结果，可知对应模块的VHDL程序设计是正确的。 　　如图1 ADZHKZ的仿真结果图(未加去毛刺进程前) 　　如图2 ADZHKZ的仿真结果图(口了去毛刺进程后) 　　如图3 SJYSCL的仿真结果图 　　如图4 DAZHKZ的仿真结果图 　　如图5 JPXSKZ的仿真结果图　　  :

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：549888
    • 提供者：weixin_38629362

  1. EDA中的系统总体组装电路的有关仿真

  2. 这里只给出了交通灯控制器的仿真图，如图1、图2所示。 　　如图1 JTDKZ，VHD的仿真图（全局结果） 　　如图2 JTDKZ VHD的仿真图（局部结果） 　　从如图1和如图2可知，JTDKZ.VHD的设计是正确的。其他程序请读者自已进行仿真和分析。　　  :

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：265216
    • 提供者：weixin_38728183

  1. EDA中的状态控制器系统的有关仿真

  2. 状态控制器KZQ、数据装载器ZZQ和烹调计时器JSQ的仿真分别如图1、如图2和如图3所示。 　　如图1 状态控制器KZQ的仿真图 　　如图2 数据装载器ZZQ的仿真图 　　如图3 烹调计时器JSQ的仿真图 　　经过对如图1～如图3进行分析，我们可以看出KZQ、ZZQ、JSQ的设计是正确的。其他未仿真的模块请读者自行完成并进行分析。　　  :

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：464896
    • 提供者：weixin_38743481

  1. EDA中的系统的有关仿真

  2. 时序控制电路SXKZ、显示控制电路XSKZ及整个电路系统CDKZQ的仿真图分别如图1如图2和如图3所示。 　　如图1 时序控制电路SXKZ仿真图 　　如图2 显示控制电路XSKZ仿真图 　　如图3 整个电路系统CDKZQ仿真图　　  :

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：308224
    • 提供者：weixin_38608025

  1. 系统的有关仿真/SIPO的仿真

  2. （1）激励源：同步时钟及外部输入像素的灰度信息。 　　（2）期望结果：把串行数据转换为并行数据，而且输出的并行数据必须保持到第三个串行数据输入的时刻以前。 　　（3）仿真结果及分析：SIPO的仿真结果如图1 所示。由图中可以看出，如我们将串行数据每三个划分为一段，QA、QB、QC恰好是这一段的并行输出，符合设计期望。 　　图1 SIPO的仿真结果 　　欢迎转载，信息维库电子市场网（www.dzsc.com）  :

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：131072
    • 提供者：weixin_38632146

  1. 系统的有关仿真/FIFO的仿真

  2. 本次设计使用了Altera LPM库中的CSFIFO，即Cycle＿Shared＿FIFO。FIFO用于与主处理器，如单片机或DSP进行数据接口。为了便于观察系统输出，调试过程中使用的FIFO深度值只设置为4。 　　（1）仿真激励源：同步时钟CLK，写使能WE，八位数据输入端口DATA； 　　（2）仿真期望结果：当主处理器向FIFO写完一帧像素点数据后，READY信号输出值为零，同时，FIFO封锁输入通道，外部数据不能再写入FIFO。此时，PROCESS EN信号输出为1，通知Sobel滤波

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：137216
    • 提供者：weixin_38656989

  1. 系统的有关仿真

  2. 系统的有关仿真如图3～5所示，清读者自己对仿真结果进行分析。从仿萁结果可以看出，对应模块的设计是正确的。 　　图3 　相位累加器SUM99的仿真结果　 图4 正弦查找表ROM仿真结果 图5 整个系统DDS的仿真结果 　　欢迎转载，信息维库电子市场网（www.dzsc.com）  :

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：418816
    • 提供者：weixin_38506138
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