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  1. 跨时钟域系统设计及同步器设计

  2. 多时钟域的数字系统设计，Verilog语言实现，含有基本电路源代码和testbench。有握手同步器和数据流同步器的简单实现，数据流同步器参照DesignWare中的Data_stream_sync设计。

  3. 所属分类：专业指导

    • 发布日期：2009-07-11
    • 文件大小：6144
    • 提供者：zaviichen

  1. 基于多时钟域的异步FIFO设计

  2. 摘要：在大规模集成电路设计中，一个系统包含了很多不相关的时钟信号，当其目标域时钟与源域时钟不同时，如何 在这些不同域之间传递数据成为了一个重要问题。为了解决这个问题，我们可以用一种异步FIFO（先进先出）存储器 来实现。本文介绍了一种利用格雷码指针实现在多时钟域传递数据的FIFO 设计

  3. 所属分类：专业指导

    • 发布日期：2009-12-01
    • 文件大小：176128
    • 提供者：zwcs0801

  1. 多时钟域异步FIFO 设计

  2. 异步FIFO，多时钟域，多位宽。FPGA 设计。

  3. 所属分类：其它

    • 发布日期：2011-05-17
    • 文件大小：249856
    • 提供者：zhouseph

  1. 多时钟域下同步器的设计与分析

  2. 多时钟域下同步器的设计与分析， 多时钟域下同步器的设计与分析，

  3. 所属分类：硬件开发

    • 发布日期：2011-06-27
    • 文件大小：214016
    • 提供者：ttmentt

  1. FPGA跨时钟域设计

  2. FPGA跨时钟域设计的经典资料，详细讲了跨时钟域问题产生的原因和单个信号及多信号的跨时钟域数据同步的处理方式。

  3. 所属分类：硬件开发

    • 发布日期：2011-11-27
    • 文件大小：623616
    • 提供者：wuliao311

  1. 设计中的多时钟域处理

  2. 设计中的多时钟域处理，时钟树综合中很好的资料

  3. 所属分类：硬件开发

    • 发布日期：2012-11-07
    • 文件大小：346112
    • 提供者：ysw2007

  1. FPGA设计中跨时钟域信号同步方法

  2. 随着 FPGA 系统设计的复杂化， 系统内部的各个功能模块往往需要工作在不同频率的异步时钟域中， 因此系统内核心功能模块与外设的通信设计无法避免地会涉及到跨时钟域的数据与信号的传递问题 尽管跨时钟域的同步问题并不属于 FPGA 系统设计领域的新问题， 但是随着多时钟域系统的常见化和复杂化， 使得跨时钟域同步这一要求具备了新的重要意义 在对跨时钟域设计中容易出现的亚稳态现象及其造成的影响进行简要概述与分析的基础上， 为了减小亚稳态发生的概率和降低系统对亚稳态错误的敏感程度， 提出了四种跨时钟域同步

  3. 所属分类：硬件开发

    • 发布日期：2018-09-12
    • 文件大小：503808
    • 提供者：hzn_0723

  1. 基于FPGA的跨时钟域信号处理——专用握手信号

  2. 在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。

  3. 所属分类：其它

    • 发布日期：2020-08-31
    • 文件大小：159744
    • 提供者：weixin_38733733

  1. 设计中有多个时钟域，怎么办？

  2. 设计中有多个时钟域，跨时钟域的基本设计方法是

  3. 所属分类：其它

    • 发布日期：2020-08-30
    • 文件大小：20480
    • 提供者：weixin_38663733

  1. 多时钟域并行测试控制器的设计

  2. 采用了IEEE1149中TAP控制器的概念与IEEE1500 wrapper的概念相结合，设计出一款基于IEEE1500测试标准同时兼容IEEE1149测试标准的测试控制器，并设计了满足不同时钟域同时并行配置通用寄存器的功能,可以节省多个时钟域串行配置寄存器的时间,提高了测试效率。结果中的verdi仿真图表明文章所设计的测试结构达到了预期。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：272384
    • 提供者：weixin_38703955

  1. 信号跨时钟域问题分析及验证方法研究

  2. 航天用FPGA设计复杂度越来越高，其表现之一就是设计中存在多个时钟域，当信号从一个时钟域进入另一个时钟域，即不同时钟域之间发生数据交互时，就会带来信号跨时钟域产生的亚稳态问题（CDC问题）。亚稳态问题虽普遍存在，但依靠传统的验证手段即功能仿真或者时序仿真是很难定位的，提出一种分层次、多模式的跨时钟域验证方法，为跨时钟域问题分析确认提供强有力的参考。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：422912
    • 提供者：weixin_38538585

  1. 多时钟系统下跨时钟域同步电路的设计

  2. 针对当前SOC内部时钟越来越复杂、接口越来越多以及亚稳态、漏信号等常见的各种问题，分析了以往的优化方法的优缺点，然后从电路的角度出发，提出了一种新的SOC跨时钟域同步电路设计的方法。这种方法电路简单，可靠性高，通过仿真实验和实测实验验证，能够在多时钟系统中适应最小输入脉宽、不漏信号、避免误触发和多触发，且很好地解决了亚稳态等问题。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：474112
    • 提供者：weixin_38577922

  1. 多时钟域数据传递的Spartan-II FPGA实现

  2. 随着EDA技术的发展，由于其在电子系统设计领域中的明显优势，FPGA已经在许多方面得到了广泛应用，特别是在无线通信领域，FPGA以其极强的实时性，指令软件编程的极大灵活性赢得了巨大的市场。本文采用FPGA来设计一款广泛应用于计算机、Modem、数据终端以及许多其他数字设备之间的数据传输的专用异步并行通信接口芯片，实现了某一时钟域(如66 MHz)的8位并行数据到另一低时钟域(如40 MHz)16位并行数据的异步转换，并且客户可以根据自己的要求进行数据定义。完成数据在不同时钟域间的正确传递的同时防

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：232448
    • 提供者：weixin_38628362

  1. 数字信号在不同时钟域间同步电路的设计

  2. 随着系统应用需求的不断增多和集成电路技术的快速发展，大规模数字电路中常包含多个时钟域，设计中不可避免地要完成数字信号在不同时钟域间的传递，这时，如何保持系统的稳定，顺利完成控制信号和数据通路的传输就变得至关重要，这也是电路设计中最为棘手的问题之一。如果不采取一定的措施，控制信号和数据通路的接收方极易产生亚稳态信号，从而造成电路的同步出错。本文讨论了控制信号和数据通路的同步，提出了解决方案。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：203776
    • 提供者：weixin_38597889

  1. 基于FPGA的跨时钟域信号处理——专用握手信号

  2. 在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：161792
    • 提供者：weixin_38499950

  1. 多时钟域并行测试控制器的设计

  2. 采用了IEEE1149中TAP控制器的概念与IEEE1500 wrapper的概念相结合，设计出一款基于IEEE1500测试标准同时兼容IEEE1149测试标准的测试控制器，并设计了满足不同时钟域同时并行配置通用寄存器的功能,可以节省多个时钟域串行配置寄存器的时间,提高了测试效率。结果中的verdi仿真图表明文章所设计的测试结构达到了预期。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：329728
    • 提供者：weixin_38534352

  1. 星载FPGA混合时钟域设计

  2. 设计了以XC2V3000为核心处理芯片的星载FPGA系统的涵盖高速、中速、低速和甚低速的混合时钟域，对混合时钟域可靠性设计中的关键问题，如资源降额、时序冗余、布局布线等，做了深入研究，提出了基于全局时钟网络、时钟鉴相、FIFO缓冲的多时钟同步设计解决方案，并在实际工程中验证了方案的可行性和可靠性。

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：242688
    • 提供者：weixin_38616139

  1. 多时钟域下同步器的设计与分析

  2. 摘　　要：本文提出了多时钟域逻辑设计中的一般问题，介绍了异步电路设计中同步化处理的重要作用，分析了触发器失效的原因和几种可行的解决亚稳态失效的方法。 　　引言 　　在数字电路设计中，大部分设计都是同步时序设计，所有的触发器都是在同一个时钟节拍下进行翻转。这样就简化了整个设计，后端综合、布局布线的时序约束也不用非常严格。但是在设计与外部设备的接口部分时，大部分外部输入的信号与本地时钟是异步的。在SoC设计中，可能同时存在几个时钟域，信号的输出驱动和输入采样在不同的时钟节拍下进行，可能会出现一些

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：134144
    • 提供者：weixin_38582909

  1. EDA/PLD中的多时钟域数据传递的FPGA实现

  2. 随着EDA技术的发展，由于其在电子系统设计领域中的明显优势，FPGA已经在许多方面得到了广泛应用，特别是在无线通信领域，FPGA以其极强的实时性，指令软件编程的极大灵活性赢得了巨大的市场。本文采用FPGA来设计一款广泛应用于计算机、Modem、数据终端以及许多其他数字设备之间的数据传输的专用异步并行通信接口芯片，实现了某一时钟域(如66 MHz)的8位并行数据到另一低时钟域(如40 MHz)16位并行数据的异步转换，并且客户可以根据自己的要求进行数据定义。完成数据在不同时钟域间的正确传递的同时防

  3. 所属分类：其它

    • 发布日期：2020-11-25
    • 文件大小：102400
    • 提供者：weixin_38625192

  1. 多时钟域数据传递的FPGA实现

  2. 随着EDA技术的发展，由于其在电子系统设计领域中的明显优势，FPGA已经在许多方面得到了广泛应用，特别是在无线通信领域，FPGA以其极强的实时性，指令软件编程的极大灵活性赢得了巨大的市场。本文采用FPGA来设计一款广泛应用于计算机、Modem、数据终端以及许多其他数字设备之间的数据传输的专用异步并行通信接口芯片，实现了某一时钟域(如66 MHz)的8位并行数据到另一低时钟域(如40 MHz)16位并行数据的异步转换，并且客户可以根据自己的要求进行数据定义。完成数据在不同时钟域间的正确传递的同时防

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：103424
    • 提供者：weixin_38670529
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