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资源分类
搜索资源列表
sd卡手册 有详细的时序介绍及产品说明
SD卡的手册,有详细的时序介绍及产品说明
所属分类:
专业指导
发布日期:2009-04-27
文件大小:1048576
提供者:
tkggwxfss
18b20中文资料及例程
详细的时序图,解释明了,例子丰富,原理讲得通俗易懂
所属分类:
专业指导
发布日期:2009-08-11
文件大小:110592
提供者:
hclbeloved
最详细的DDR内存时序讲解
最详细的DDR内存时序讲解最详细的DDR内存时序讲解
所属分类:
Android
发布日期:2011-09-28
文件大小:141312
提供者:
zhenwenxian
DS18B20时序图
这是我从郭天祥的视频中整理出来的详细的时序图,还有注释!
所属分类:
C
发布日期:2011-12-16
文件大小:83968
提供者:
kanglijun123456
如何看时序图
包含:MCU如何根据LCD的时序来写底层驱动.pdf 如何看时序图.pdf 如何读单片机的时序图.pdf。 针对嵌入式初级学习者,详细介绍如何读懂时序图。
所属分类:
嵌入式
发布日期:2011-12-27
文件大小:884736
提供者:
shzhq88
LATTICE_非常详细的时序约束(中文教程
LATTICE_非常详细的时序约束(中文教程).pdfLATTICE_非常详细的时序约束(中文教程).pdfLATTICE_非常详细的时序约束(中文教程).pdfLATTICE_非常详细的时序约束(中文教程).pdfLATTICE_非常详细的时序约束(中文教程).pdfLATTICE_非常详细的时序约束(中文教程).pdf
所属分类:
硬件开发
发布日期:2011-12-30
文件大小:1048576
提供者:
wlj_come
最详细的内存时序讲解
与 传统的SDRAM相比,DDR(Dual date rate SDRSM:双倍速率SDRAM),最重要的改变是在界面数据传输上,其在时钟信号上升缘与下降缘时各传输一次数据,这使得DDR的数据传输速率为传统 SDRAM的两倍。同样地,对于其标称的如DDR400,DDR333,DDR266数值,代表其工作频率其实仅为那些数值的一半,
所属分类:
硬件开发
发布日期:2012-02-22
文件大小:141312
提供者:
hmanhcc
Modelsim的时序仿真(正旋波仿真适合初学者)
Modelsim的时序仿真(正旋波仿真适合初学者) 适合刚学modelsim仿真的人 时序仿真 讲的很详细
所属分类:
硬件开发
发布日期:2012-04-19
文件大小:164864
提供者:
aaaa14730497
如何在FPGA设计环境中加时序约束
讲的很详细的时序约束的资料!特别是SDC约束,讲的很清楚明白
所属分类:
嵌入式
发布日期:2012-06-06
文件大小:158720
提供者:
l941024324
LATTICE_非常详细的时序约束
\LATTICE_非常详细的时序约束(中文教程
所属分类:
其它
发布日期:2012-11-03
文件大小:1048576
提供者:
ydcqu2007
高速源同步系统时序分析
针对共同时钟同步系统与源同步系统详细的时序分析过程,好东西,大家共享之!
所属分类:
硬件开发
发布日期:2013-03-24
文件大小:152576
提供者:
chenzhugy
如何读单片机的时序图
如何读单片机的时序图,详细讲解单片机读写时序方法。
所属分类:
硬件开发
发布日期:2008-10-28
文件大小:695296
提供者:
coool29
LATTICE非常详细的时序约束(中文教程).pdf
网络转来的,方便大家使用, LATTICE 非常详细的时序约束(中文教程) FPGA时序约束
所属分类:
硬件开发
发布日期:2015-01-05
文件大小:1048576
提供者:
yh_1988
LATTICE-非常详细的时序约束(中文教程)
对Lattice开发环境的时序约束基础知识以及注意事项进行了详细说明
所属分类:
硬件开发
发布日期:2017-04-05
文件大小:1048576
提供者:
qq_26657811
高速PCB设计中的时序分析及仿真策略
详细讨论了在高速PCB设计中最常见的公共时钟同步和源同步电路的时序分析方法,并结合宽带网交换机设计实例在CADENCE仿真软件平台上进行了信号完整性仿真及时序仿真,得出用于指导PCB布局、布线约束规则的过程及思路。实践证实,在高速设计中进行正确的时序分析及仿真对保证高速PCB设计的质量和速度十分必要。
所属分类:
其它
发布日期:2020-07-22
文件大小:115712
提供者:
weixin_38623080
FPGA——reg2reg路径的时序分析
本文主要对FPGA的reg2reg路径的时序进行了详细的分析,并列写了时间余量的相关公式。
所属分类:
其它
发布日期:2020-08-04
文件大小:49152
提供者:
weixin_38557095
EDA/PLD中的CoolRunner-II器件的单个乘积项传输延迟
在ISE 10设计工具中,当对设计进行综合、实现及时序分析后会生成详细的时序报告。其中可提供详细的时序说明,设计者可根据这些时序和分析报告判断器件和设计的性能。本节用一些范例对部分信号的传输延迟进行简述,以供设计者评估时序。 CoolRunner-II器件为单个乘积项逻辑提供快速的路径TPD,在这种单个乘积项结构中,“或”队列(OR team)被旁路,乘积项利用PTC直接送入宏单元。该传输结构如图所示。 如图 单个乘积项传输结构 来源:ks99
所属分类:
其它
发布日期:2020-11-17
文件大小:52224
提供者:
weixin_38621897
NOR闪速存储器写周期的时序
写周期的详细情况将在后面进行描述,这里要说明的是,写周期在闪速存储器中利用WE的存取操作不是类似RAM那样的向指定地址的直接写人操作,而是通过指令对闪速存储器进行操作。与NAND闪速存储器相同,通过一连串的指令序列,可以进行编程(数据写人)和芯片擦除操作。 为此,时序图也以包括用于编程及擦除操作时间的形式被记录。图1为编程操作,图2为擦除操作。 图1 编程操作 图2 擦除操作 另外,在图中,如编程操作,是通过向555h写人A0h、然后给予PA(编程地址)和P
所属分类:
其它
发布日期:2020-11-14
文件大小:175104
提供者:
weixin_38694541
PCB技术中的高速PCB设计中的时序分析及仿真策略
摘要:详细讨论了在高速PCB设计中最常见的公共时钟同步(COMMON CLOCK)和源同步(SOURCE SYNCHRONOUS)电路的时序分析方法,并结合宽带网交换机设计实例在CADENCE仿真软件平台上进行了信号完整性仿真及时序仿真,得出用于指导PCB布局、布线约束规则的过程及思路。实践证实在高速设计中进行正确的时序分析及仿真对保证高速PCB设计的质量和速度十分必要。 关键词:公共时钟同步 源同步 信号完整性 时序 仿真在网络通讯领域,ATM交换机、核心路由器、千兆以太网以及各种网关
所属分类:
其它
发布日期:2020-12-10
文件大小:111616
提供者:
weixin_38731979
CoolRunner-II器件的单个乘积项传输延迟
在ISE 10设计工具中,当对设计进行综合、实现及时序分析后会生成详细的时序。其中可提供详细的时序说明,设计者可根据这些时序和分析判断器件和设计的性能。本节用一些范例对部分信号的传输延迟进行简述,以供设计者评估时序。 CoolRunner-II器件为单个乘积项逻辑提供快速的路径TPD,在这种单个乘积项结构中,“或”队列(OR team)被旁路,乘积项利用PTC直接送入宏单元。该传输结构如图所示。 如图 单个乘积项传输结构 :
所属分类:
其它
发布日期:2021-01-19
文件大小:58368
提供者:
weixin_38668225
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