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  1. synopsys软件简介《一》

  2. synopsys软件简介《一》 2007-08-09 一 Astro 　Astro是Synopsys为超深亚微米IC设计进行设计优化、布局、布线的设计环境。Astro可以满足5千万门、时钟频率GHz、在0.10及以下工艺线生产的SoC设计的工程和技术需求。Astro高性能的优化和布局布线能力主要归功于Synopsys在其中集成的两项最新技术：PhySiSys和Milkyway DUO结构。 二 DFT DFT Compiler提供独创的“一遍测试综合”技术和方案。它和Design Compil

  3. 所属分类：C++

    • 发布日期：2009-04-30
    • 文件大小：30720
    • 提供者：beijing20080

  1. 超深亚微米结构的实现

  2. 现在 ,超大规模集成 (VLSI )电路技术的快速发展 ,要求器件的尺寸随之缩小 ,通常所用的缩比理论 有准恒定电压理论 ( quasi - constant voltage theory, QCVT)和恒定电压理论 ( constant voltage theory, CVT)。根据这一理论 ,在缩小后的 MOSFET的沟道中将会产生很强的电场 ,从而很容易击穿栅介质。 在实际应用当中 ,器件的稳定性是衡量器件性能的一个重要指标 ,所以本文就超深亚微米 n -沟道 Si - MOSFET的栅

  3. 所属分类：专业指导

    • 发布日期：2009-04-30
    • 文件大小：5242880
    • 提供者：beijing20080

  1. 超深亚微米IC设计中的天线效应

  2. 在超深亚微米集成电路设计中的天线效应产生和解决方法

  3. 所属分类：其它

    • 发布日期：2009-09-14
    • 文件大小：180224
    • 提供者：fengruof

  1. 高级ASIC芯片综合

  2. 《高级ASIC芯片综合》(第2版)(翻译版)描述了使用Synopsys工具进行ASIC芯片综合、物理综合、形式验证和静态时序分析的最新概念和技术，同时针对VDSM（超深亚微米）工艺的完整ASIC设计流程的设计方法进行了深入的探讨。《高级ASIC芯片综合》(第2版)(翻译版)的重点是使用Synopsys工具解决各种VDSM问题的实际应用。读者将详细了解有效处理复杂亚微米ASIC的设计方法，其重点是HDL的编码风格、综合和优化、动态仿真、形式验证、DFT扫描插入、lmks to layout、物理

  3. 所属分类：硬件开发

    • 发布日期：2012-10-17
    • 文件大小：25165824
    • 提供者：xine2009

  1. 超深亚微米下百万门级系统级芯片的物理设计方案

  2. 超深亚微米下SoC 芯片的物理设计面临很多挑战性的难题,如果仅使用传统芯片设计流程,耗时长且难以达到设计收敛,必须探索新的设计方法学来加速设计进程. 以一块0. 18 μm 工艺下200 万门的无线数据传输芯片为例,应对超深亚微米下新的设计挑战,论述了在布局规划、电压降、信号完整性、可制造性设计等方面的解决方案,提出了设计方法学上的改进,提高了后端设计的效率和质量.

  3. 所属分类：硬件开发

    • 发布日期：2014-01-02
    • 文件大小：405504
    • 提供者：feiyang756

  1. 某公司IP核互连策略及规范的详细说明.doc

  2. IP核互连策略及规范随着超深亚微米工艺的发展， IC设计能力与工艺能力极大提高，采用SoC（System on Chip）将微处理器、IP核、存储器及各种接口集成在单一芯片上，已成为目前IC设计及嵌入式系统发展的趋势和主流。为减少设计风险、缩短设计周期、更 集中于应用实现，设计者越来越多的采用IP核复用。在此推动下，IP核互连技术及片上总线（On-Chip Bus）得到迅速发展，反过来它们又对IP核的设计、校验、重用及IP核有关标准的制定也产生了深远的影响。 IP核互连策略 就IP核互连的形式

  3. 所属分类：嵌入式

    • 发布日期：2009-04-20
    • 文件大小：353280
    • 提供者：mazhongqiang

  1. 四管与六管SRAMSNM数据对比.pdf

  2. ：采用基于物理的 指数MOS FET模型与低功耗传输域 MOSF ET模型，推导了新的超深亚微米无负载四 管与六管SRAM存储单元静态噪声容限的解析模型．对比分析了由沟道掺杂原子本征涨落引起的相邻 MOS FET 的阈值电压失配对无负载四管和六管SRAM单元静态噪声容限的影响。

  3. 所属分类：其它

    • 发布日期：2019-07-23
    • 文件大小：398336
    • 提供者：weixin_39840924

  1. SOC 与芯片设计方法.pdf

  2. 本文介绍了以超深亚微米技术为支撑的SOC 的定义以及芯片设计方法，并阐述了软硬件协同设计理论、IP 核生成

  3. 所属分类：其它

    • 发布日期：2020-05-05
    • 文件大小：161792
    • 提供者：u014022256

  1. TD-SCDMA芯片设计中的串扰分析

  2. 集成电路进入了超深亚微米领域，金属层增加，线宽减小，使电路的性能和密度都得到了很大的提高，但也引入了愈来愈严重的互连线效应，并最终引发了信号完整性问题。在这其中，串扰噪声是一个关键的问题，本文论述了TD-SCDMA芯片设计中串扰噪声的成因及影响，介绍了串扰预防、分析和修复的一般方法。

  3. 所属分类：其它

    • 发布日期：2020-03-04
    • 文件大小：75776
    • 提供者：weixin_38629920

  1. TD-SCDMA芯片设计中的串扰分析

  2. 在超深亚微米工艺条件下，信号完整性问题包括串扰是一个有待深入研究的领域，新方法和新技术的采用将对芯片设计乃至集成电路设计方法学、设计流程、CAD工具以及设计人员的思维方式产生深远的影响。本文论述了TD-SCDMA芯片设计中串扰噪声的成因及影响，介绍了串扰预防、分析和修复的一般方法。

  3. 所属分类：其它

    • 发布日期：2020-03-04
    • 文件大小：83968
    • 提供者：weixin_38733245

  1. 通信与网络中的针对集成电路芯片的物理设计难点提出解决方案

  2. 1、前言 　　集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点，同时成本低，便于大规模生产。它不仅在工、民用电子设备如收录机、电视机、计算机等方面得到广泛的应用，同时在军事、通讯、遥控等方面也得到广泛的应用。     但随着半导体工艺的不断发展和通信技术的不断提高，以超大规模、高集成度和复杂性为特征的通信集成电路芯片物理设计，相比于普通的消费类产品芯片（如LED芯片，FLASH芯片等），在超深亚微米工艺下面临着更为严峻的挑战：一、工艺特征尺寸的不断缩小、电源电压的

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：154624
    • 提供者：weixin_38656226

  1. 探究始于验证系统结构的Soc IP方法

  2. 前言 　  随着设计与制造技术的发展，集成电路设计从晶体管的集成发展到逻辑门的集成，现在又发展到IP的集成，即SoC设计技术。SoC可以有效地降低电子/信息系统产品的开发成本，缩短开发周期，提高产品的竞争力，是未来工业界将采用的最主要的产品开发方式。虽然SoC一词多年前就已出现，但到底什么是SoC则有各种不同的说法。在经过了多年的争论后，专家们就SoC的定义达成了一致意见。这个定义虽然不是非常严格，但明确地表明了SoC的特征：　　实现复杂系统功能的VLSI； 采用超深亚微米工艺技术；　　使用一个

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：80896
    • 提供者：weixin_38724154

  1. 专用芯片技术中的SOC芯片技术及在安防集成系统中的应用

  2. 从1959年美国TI公司发明第一块集成电路（IC）以后，集成电路工艺技术即向着两个方向发展： 　　（1）沿硅片横向和垂直硅片纵向加工精度的提高方向，使得器件特征尺寸从亚微米、深亚微米、超深亚微米（VDSM）到纳米(nm)，并能形成各种结构； 　　（2）沿匀场范围的扩大方向，使得芯片面积由100mm2增加到200mm2甚至300mm2及以上。每个管子在缩小，芯片面积在扩大，两者的乘积使得IC集成度的CAGR（CommutationAverageGrowthRate）每年达到58％。这就是摩尔(

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：205824
    • 提供者：weixin_38603704

  1. 通信集成电路芯片物理设计难点及解决方案

  2. 本文分析了超深亚微米工艺下超大规模通信集成电路物理设计面临的挑战，并在此基础上介绍了IBM相应的解决方案，如基于ALSIM系列工具的电源网络的分析设计流程、统计静态时序分析方法（StatisticsStaticTimingAnalysis，SSTA）、时钟树优化工具BCO（BonnClockOpt，BCO），多种高性能的高速串并/并串转换器（High-SpeedSerdes，HSS）及其完备而精确的仿真和建模环境，这些方案的实施为复杂通信集成电路芯片的物理设计提供了有力的保障，极大地促进通信芯片

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：244736
    • 提供者：weixin_38696196

  1. 单片机与DSP中的40纳米500MHz DSP核心的时钟设计与分析

  2. 在低于40纳米的超深亚微米VLSI设计中，时钟树网络在电路时序收敛、功耗、PVT变异容差和串扰噪声规避方面所起的作用要更重要得多。高性能DSP芯片会有大量关键时序路径，会要求时钟偏斜超低的全局时钟分布。两点间时钟偏斜若不合要求，特别是如果这些点间还存在数据路径的话，可能会限制时钟频率或导致功能性错误。 　　本文中所描述的是以500MHz时钟频率运行的DSP核心，多数时序关键路径都有超过20级的逻辑层。考虑到时钟抖动率和建立时间，满足高频需求真的是项非常具有挑战性的任务。如果使用传统时钟树设计方

  3. 所属分类：其它

    • 发布日期：2020-11-04
    • 文件大小：251904
    • 提供者：weixin_38663197

  1. 模拟技术中的一种低压低功耗衬底驱动轨至轨运算放大器设计方案

  2. 运算放大器（简称“运放”）是具有很高放大倍数的电路单元。在实际电路中，通常结合反馈网络共同组成某种功能模块。由于早期应用于模拟计算机中，用以实现数学运算，故得名“运算放大器”。 　　运算放大器是模拟集成电路中用途最广、最基本的部件，可以用来实现放大、滤波等功能，在电子系统中有着广泛的应用。随着便携式电子产品和超深亚微米集成电路技术的不断发展，低电源电压低功耗设计已成为现代CMOS运算放大器的发展趋势。降低功耗最直接有效的方法是降低电源电压。然而电源电压的降低，使得运算放大器的共模输入范围及输出

  3. 所属分类：其它

    • 发布日期：2020-11-02
    • 文件大小：232448
    • 提供者：weixin_38733885

  1. EDA/PLD中的EDA技术与FPGA设计应用

  2. 摘 要：EDA技术是现代电子设计技术的核心，它在现代集成电路设计中占据重要地位。随着深亚微米与超深亚微米技术的迅速发展，FPGA设计越来越多地采用基于VHDL的设计方法及先进的EDA工具。本文详细阐述了EDA技术与FPGA设计应用。　　关键词：电子设计自动化；现场可编程门阵列；复杂可编程逻辑器件；专用集成电路；知识产权；甚高速集成电路硬件描述语言 引言　　21世纪是电子信息产业主导的知识经济时代，信息领域正在发生一场巨大变革，其先导力量和决定性因素正是微电子集成电路。硅片技术的日益成熟，特别是深

  3. 所属分类：其它

    • 发布日期：2020-11-25
    • 文件大小：121856
    • 提供者：weixin_38687807

  1. IP核互连策略及规范

  2. 摘要：IP核有关标准及IP核互连规范目前正处于一个发展的关键时期，受到了业界的普遍关注。本文就IP核互连采取的策略进行了分析，对目前几种使用较多的IP核互连规范作了介绍。 关键词：片上系统SoC；片上总线（On-Chip Bus）；IP核；互连策略；互连规范1 引 言　　　随着超深亚微米工艺的发展，IC设计能力与工艺能力极大提高，采用SoC（System on Chip）将微处理器、IP核、存储器及各种接口集成在单一芯片上，已成为目前IC设计及嵌入式系统发展的趋势和主流。为减少设计风险、缩

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：81920
    • 提供者：weixin_38666753

  1. 龙芯1号物理设计及流片

  2. 芯片研发技术支撑体系的建立保证了龙芯1号物理设计及流片的成功。这部分工作主要包括：●逐步建立较完整的超深亚微米集成电路E-DA设计环境；●选择代工厂(Foundry)和单元库提供商，并得到代工厂的认可，成为其0．18微米CMOS工艺的正式客户，从而得到完整的技术支持；等等。龙芯1号物理设计中，解决了如下两个主要问题： ●超深亚微米集成电路的设计流程。我们借鉴了其他单位、许多集成电路设计企业和Foundry的参考流程，结合龙芯1号的实际需求及已有的EDA工具，实现了自己的设计流程，并成功流片。●0

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：35840
    • 提供者：weixin_38607971

  1. 电源技术中的电源管理带来挑战

  2. 随着蜂窝电话变得越来越先进，系统工作时的功耗以及待机时的功耗也随之增加。因此，便携式无线设备的电源管理设计在 I/O 接口、能量管理以及电池使用寿命方面都面临着新的挑战。 数字设计人员在业界率先实施了采用超深亚微米（0.13μm、0.09μm及0.065μm）的微处理器，他们发现，采用更薄的氧化物以及更短的通道长度能够产生速度更快的晶体管。模拟基带 (ABB) 与射频 (RF) 设计人员也紧随其后，努力寻求一种集成方法，以便为其最终客户提供单芯片无线解决方案。 但是，电压的缩放比例无法与晶体管的

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：89088
    • 提供者：weixin_38590989
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