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搜索资源列表

  1. 用原理图输入法设计8位全加器

  2. 一个八位全加器可以有7个1位全加器和1个半加器构成，加法器间的进位可以串行的方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输出信号cin相连。而一个1位全加器可由半加器来完成。

  3. 所属分类：专业指导

    • 发布日期：2009-11-17
    • 文件大小：578560
    • 提供者：tzd529585047

  1. eda四位移位寄存器

  2. 此设计方案是用CASE语句设计了并行输入输出的移位寄存器。利用进程的顺序语句构成了时序电路，同时又利用了信号的赋值的并行特性实现了移位。当CLK一个上升沿，而且MD=“101”时，加载带加载移位的数据；当MD=“001”时，执行带进位循环左移；当MD=“010”时 ，执行自循环左移 ；当MD=“011”时，执行自循环右移；当MD=“100”时，执行带进位循环右移；当MD=“others”时将保持。并输出移位后的数据和进位输出。

  3. 所属分类：网络攻防

    • 发布日期：2010-05-28
    • 文件大小：276480
    • 提供者：jxlong2009

  1. 另类的异或---进行多进制,无制位的加法运算!

  2. 描述 对于普通的异或，其实是二进制的无进位的加法 这里我们定义一种另类的异或A op B, op是一个仅由^组成的字符串，如果op中包含n个^，那么A op B表示A和B之间进行n+1进制的无进位的加法。 下图展示了3 ^ 5 和 4 ^^ 5的计算过程 输入 第一行有一个正整数T, 表示下面共有T组测试数据。 接下来T行，每行有一组测试数据，是由空格隔开的三个部分组成： A B C A和C是两个十进制整数，B是一个字符串，由n个^组成 1 <= T <= 100, 0<=A

  3. 所属分类：C

    • 发布日期：2010-05-29
    • 文件大小：1024
    • 提供者：classfunction

  1. 在MAX+PLUS II中，采用LPM图元设计一个4-16译码器，采用基本门电路设计一个一位的全加器

  2. 1.在图形编辑器中采用LPM图元设计一个4-16译码器，以decoder16.gdf命名保存。将器件设定为EPM7128LC84-6。输入D、C、B、A绑定到10,11,12,13管脚，输出Y0….Y15按顺序绑定到60至75管脚。进行波形仿真，验证功能正确。分析节点A到节点y15的最短延时。 2.在图形编辑器中，采用基本门电路设计一个一位的全加器，以FADDER.gdf命名保存。器件设定为EPM7128LC84-6。输入Ain、Bin、Cin（进位输入）分别绑定到Pin21、22、23，输出

  3. 所属分类：嵌入式

    • 发布日期：2010-07-05
    • 文件大小：64512
    • 提供者：bi_qianyu

  1. 十进位，八进制，十六进位，二进位相互转换大全

  2. 十进位，八进制，十六进位，二进位相互转换大全 ' 用途：将十进位转化为二进位 ' 输入：Dec(十进位数字) ' 输入资料类型：Long ' 输出：DEC_to_BIN(二进位数字) ' 输出资料类型：String ' 输入的最大数为2147483647,输出最大数为1111111111111111111111111111111(31个1) Public Function DEC_to_BIN(Dec As Long) As String DEC_to_BIN = "" Do While De

  3. 所属分类：专业指导

    • 发布日期：2010-07-22
    • 文件大小：8192
    • 提供者：lxd2757

  1. 四位超前进位加法器Verilog HDL

  2. 四位超前进位加法器包括代码，输出值，输出波形，心得体会等。

  3. 所属分类：其它

    • 发布日期：2010-11-04
    • 文件大小：82944
    • 提供者：BWL0123456789

  1. multism计数器

  2. 可变进制计数器，用最新版本的multism编写，有74ls161和进位输出指示灯。

  3. 所属分类：C/C++

    • 发布日期：2010-11-24
    • 文件大小：98304
    • 提供者：circlecore

  1. FPGA设计16进制加减计数器

  2. 用VHDL语言设计一个16进制加减计数器，计数方向可以由外界输入信号控制，带有清零和置位，输出除了包括计数值外还应包括进位和借位。

  3. 所属分类：硬件开发

    • 发布日期：2011-03-19
    • 文件大小：584704
    • 提供者：roadbest

  1. 16位效验和实验程序cpp

  2. 编写一个计算机程序用来计算一个文件的16位效验和。最快速的方法是用一个32位的整数来存放这个和。记住要处理进位（例如，超过16位的那些位），把它们加到效验和中。 要求：1）以命令行形式运行：check_sum infile 其中check_sum为程序名，infile为输入数据文件名。 2）输出：数据文件的效验和 附：效验和（checksum)  原理：把要发送的数据看成二进制整数序列，并计算他们的和。若数据字节长度为奇数，则在数据尾部补一个字节的0以凑成偶数。  例子：16位效验和计算，

  3. 所属分类：网络管理

    • 发布日期：2011-03-20
    • 文件大小：23552
    • 提供者：terrycz10

  1. VHDL十进制

  2. 用于eda实验课设计，vhdl语言设计，有进位输出

  3. 所属分类：其它

    • 发布日期：2011-12-26
    • 文件大小：584
    • 提供者：daiyanlidelly

  1. 用java 编写的 ，编写一个计算机程序用来计算一个文件的16位效验和。最快速的方法是用一个32位的整数来存放这个和。记住要处理进位（例如，超过16位的那些位），把它们加到效验和中。

  2. 1、 编写一个计算机程序用来计算一个文件的16位效验和。最快速的方法是用一个32位的整数来存放这个和。记住要处理进位（例如，超过16位的那些位），把它们加到效验和中。 要求：1）以命令行形式运行：check_sum infile 其中check_sum为程序名，infile为输入数据文件名。 2）输出：数据文件的效验和 附：效验和（checksum)  原理：把要发送的数据看成二进制整数序列，并计算他们的和。若数据字节长度为奇数，则在数据尾部补一个字节的0以凑成偶数。  例子：16位效验和

  3. 所属分类：Java

    • 发布日期：2009-03-20
    • 文件大小：671
    • 提供者：pespi_co1a

  1. matlab实现从txt中读取16进制数据并转换为二进制01矩阵，处理后再转换为16进制输出到txt

  2. 我在互联网上找了很久，发现没有人发布关于matlab从txt文档中读取16进制数转换为矩阵，再转换为2进制数矩阵，再按位拆分为01矩阵，处理完成后再转换为16进制输出的方法，这个程序也可以改写成读入十进制，输出十进制的，删掉16进制转十进制的那两条代码就可以了。程序实现的是读取24位的16进制数转为对应的二进制01矩阵再转回十六进制输出。

  3. 所属分类：教育

    • 发布日期：2018-04-25
    • 文件大小：950
    • 提供者：qq_31825529

  1. 两位十进制数转十六进制输出

  2. 用最基础的方法实现两位十进制转16进制输出，原创资源，如有疑问，欢迎交流！

  3. 所属分类：C

    • 发布日期：2018-09-18
    • 文件大小：667
    • 提供者：cchuasheng

  1. 科日新 K-7416隔离型模拟量输出模块技术说明书.pdf

  2. 科日新 K-7416隔离型模拟量输出模块技术说明书pdf,科日新 K-7416隔离型模拟量输出模块技术说明书产品说明书 为出厂设定值 通讯波特率 波特率 波特率 为出厂设定值 是运行揩舦柄烁表小模块工作正常,停止闪烁,模块故障。 :是通信指示灯,上电亮,闪烁一次,表示通信一次 电流输出方式时外供电源输入端 :外供电源地 猷线选择说明 总线接口芯片 工作方式选择眺线,插上时,工作在高速方式(波特 率超过 否则工作在斜率控制方式(低速) 输出量程及方式选择垗线 依次为通道的独立选择跳线 OOOOOl

  3. 所属分类：其它

    • 发布日期：2019-10-09
    • 文件大小：180224
    • 提供者：weixin_38744270

  1. 利用51单片机输出pwm-CH549DS1.PDF

  2. 利用51单片机输出pwm-CH549DS1.PDFCH549手册 3 于三三 0.4/RXD2/AINI2 P2. 6/PWM6/RXD VDD P2. 4/PWM1/T2/CAPl P2. 2/PWM3/INT 8E8 PlO/T2CAP1/AINO CH549F P1. 1/T2 EX/CAP2/A TNI 4.6/X S/UCCI/\IM P3.5/T1 PO 3/TXD/AINII P2. 3/PWM2 P1.5/^ LOSTPW们 PU. 2/RXD /AINIC P2.2PWM/⊥N

  3. 所属分类：其它

    • 发布日期：2019-09-03
    • 文件大小：689152
    • 提供者：weixin_38743968

  1. 四位全加全减器

  2. 四位全加全减器实现 library IEEE;--四位全加全减器(复用加法器) use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all;--要用信号加法,要加此句 entity AM is port( Flag:in std_logic;--1为减法 0为加法 Cin :in std_logic;--进位(借位)输入 A,B :in std_logic_vector(3 downto 0);--A为加(减)数,B为

  3. 所属分类：其它

    • 发布日期：2012-05-04
    • 文件大小：151552
    • 提供者：zhangqinguili

  1. 4位快速加法器设计.zip

  2. 利用前一步设计好的四位先行进位电路构造四位快速加法器，其引脚定义如图所示，其中 X，Y 为四位相加数，Cin 为进位输入，S 为和数输出，Cout 为进位输出，G，P 为 4 位成组进位生成函数和成组进位传递函数

  3. 所属分类：互联网

    • 发布日期：2020-06-01
    • 文件大小：48128
    • 提供者：qq_45772158

  1. multisim 8位补码加减法器电路.ms14

  2. 1、设计一个能够完成8位补码加减法运算器，采用8位数据总线结进行数据的输入、输出。利用行波（串行）进位的方式，并具备数据锁存功能和溢出判断功能。 2、输入数据为补码，其中高1位为符号位，低7位为数据位，运算结果亦是补码。 3、通过功能选择控制信号M选择运算功能，M=0时，进行加法运算，M=1，进行减法运算； 4、用指示灯或者数码管显示总线上的数据（输入数据、输出数据）。用指示灯或者发光二极管显示溢出判断结果，红灯表示正溢出，黄灯表示负溢出，绿灯表示未溢出正数，蓝灯表示未溢出负数。

  3. 所属分类：互联网

    • 发布日期：2020-07-05
    • 文件大小：796672
    • 提供者：weixin_39444707

  1. 步进电压准确的PWM基准电压发生电路

  2. 这种PWM式的D-A转换器，数据范围为0~255（8位二进制），因此能以10MV为一步，产生0~2.55V的电压另外通过改变电阻R2可使满量程电压在10V以内随意设定。电压变化取决于脉冲占空比，因此，只要基准电压稳定，便可产生稳定的输出电压。 电路工作原理 IC3和IC4是4位地进制计数器，时钟信号每输入256个脉冲，就输入进位指令，预置R-S双稳态多谐振器IC。IC1和IC2是递减计数器，用IC4的进位指令使电压数据加载、分频，用IC2的进位指令使双稳态多谐振荡器复位。置位、复位的时

  3. 所属分类：其它

    • 发布日期：2020-07-16
    • 文件大小：29696
    • 提供者：weixin_38571104

  1. 单片机与DSP中的MSP430在大量程浮子式液位计中的应用

  2. 摘要：在对传统浮子式液位计优缺点进行分析的基础上，介绍了采用TI公司MSP430F133单片机改进传统浮子式液位计液位测量的方法，给出了具体电路的设计方法和软件设计注意事项。     关键词：浮子；液位计；单片机；超低功耗 水文测量中最常用的测量终端莫过于液位计，按测量方式大致可分为机械浮子式、光电浮子式、超声波式、激光式、振弦式等多种形式，它们各有优缺点。机械浮子式和光电浮子式都是来用机械齿轮减速产生进位和退位的办法来形成编码，为了产生可靠编码，一般都用格雷码输出，这种液位计的优点是价格相

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：105472
    • 提供者：weixin_38648309
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