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搜索资源列表

  1. 现代直流伺服控制技术及其系统设计

  2. 现代直流伺服控制技术及其系统设计 目 录 代序言 前 言 第1章 绪论 1直流伺服控制技术的发展 2现代直流PWM伺服驱动技术的发展 2.1国内外发展概况 2.2直流PWM伺服驱动装置的工作 原理和特点 2.3功率控制元件的应用及控制 电路集成化 2.4PWM系统发展中待研究的 问题 3现代伺服控制技术展望 第2章 不可逆直流PWM系统 1无制动状态的不可逆PWM系统 1.1电流连续时PWM系统控制特 性 分析 1.2电流断续时PWM系统控制特性 分析 2带制动回路的不可逆PWM 系统 第3章

  3. 所属分类：硬件开发

    • 发布日期：2009-10-14
    • 文件大小：13631488
    • 提供者：fdcp123

  1. Protel99电路设计与应用

  2. 本书以电路板设计过程为主线，详细讲解了Protel 99软件的使用方法，电路板设计的步骤与设计构思以及如何提高设计效率、并插入了很多独到的技巧、说明和注意事项。涉及软件内容有电路原理图设计、印制电路板设计、无网格布线、可编程逻辑器件设计、电路模拟/仿真等。 目录 前言 第1章 Protel 99简介 1.1 Protel 99特点 1.1.1 Protel 99的主要功能模块 1.1.2 Protel 99的主要特点 1.2 Protel 99的工和环境 1.2.1 启动Protel 99 1

  3. 所属分类：嵌入式

    • 发布日期：2010-03-18
    • 文件大小：7340032
    • 提供者：zgf1027

  1. 华为同步电路设计规范

  2. 为了增加可编程逻辑器件电路工作的稳定性，一定要加强可编程逻辑器件设计的规范要求，要尽量 采用同步电路设计。对于设计中的异步电路，要给出不能转换为同步设计的原因，并对该部分异步电路 的工作可靠性(如时钟等信号上是否有毛刺，建立-保持时间是否满足要求等）作出分析判断，提供分析 报告

  3. 所属分类：硬件开发

    • 发布日期：2010-09-25
    • 文件大小：447488
    • 提供者：openmp_hn

  1. FPGA设计与应用教学课件.ppt

  2. 第1章 FPGA概述 1.1 FPGA的发展历程 1.2 FPGA的基本原理 1.3 FPGA的设计方法 1.4 FPGA的设计流程 1.5 总结与结论 第2章 硬件描述语言入门 2.1 VHDL入门 2.2 Verilog HDL入门 第3章 简单电路的HDL设计 3.1 基本组合逻辑运算 3.2 基本时序器件—寄存器 3.3 基本简单数学运算 第4章 FPGA的同步设计 4.1 同步的定义 4.2 同步部件 4.3 状态产生 4.4 中央允许产生器 4.5 同步清除 4.6 时钟歪斜的清除

  3. 所属分类：硬件开发

    • 发布日期：2009-03-29
    • 文件大小：1048576
    • 提供者：li7032

  1. 数字逻辑实验指导书

  2. 目录 第一部分 实验准备 第一章 数字逻辑实验要求 预备-1 第二章 数字逻辑实验基本知识 预备-2 第三章 MAX+plus II实验操作步骤 预备-5 第二部分 实验 实验一 逻辑门电路的功能与测试 实验-1 （一） 或门的逻辑功能测试 （二） 与非门74LS00的逻辑功能测试 （三） 或非门74LS02的逻辑功能测试 （四） 与非门74LS20的逻辑功能测试 （五） 异或门74LS86的逻辑功能测试 实验二 复合逻辑电路功能的实现测试 实验-6 （一） 用与非门组成异或门并测试验证其功能

  3. 所属分类：讲义

    • 发布日期：2018-11-27
    • 文件大小：737280
    • 提供者：qq_41614770

  1. 基于DSP与CPLD的励磁系统晶闸管整流触发电路设计

  2. 基于DSP与CPLD的励磁系统晶闸管整流触发电路设计，孙元辛，，介绍了在同步电动机励磁系统中，以TMS320LF2407DSP芯片和可编程逻辑器件XC95108-PC84为基础，结合外围器件构成的晶闸管数字移相触发电路。

  3. 所属分类：其它

    • 发布日期：2020-01-27
    • 文件大小：414720
    • 提供者：weixin_38686245

  1. EDA/PLD中的基于FPGA设计跨时钟域的同步策略

  2. 1 引言 　　基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结出了几种同步策略来解决跨时钟域问题。 　　2 异步设计中的亚稳态 　　触发器是FPGA设计中最常用的基本器件。触发器工作过程中存在数据的建立（setup）和保持（hold）时间。对于使用上升沿触

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：175104
    • 提供者：weixin_38656364

  1. 基于FPGA的时序及同步设计

  2. 数字电路中,时钟是整个电路最重要、最特殊的信号。第一, 系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错.

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：166912
    • 提供者：weixin_38747917

  1. 一种PCM串行数据流同步时钟提取的设计实现

  2. 在各种基于PCM30／32路一次群系统、能够接入公共电话通信网的专用汇接调度设备中，目前广泛采用的设计方式为利用MCU控制多种专用集成电路(ASIC)协同工作，完成对语音调度数据的接收、叠加、分组交换等操作，此类设备在可实现功能和用户规模等方面都受到所采用ASIC本身功能特性的限制，因此，虽然针对某一特定应用的汇接机、调度机品种很多，但仍很难满足所有的应用需求，对于一些特殊功能需求往往要进行单独设计，在很大程度上增加了用户的使用维护成本。 　　近年来随着通讯技术和集成电路技术的发展，可编程逻辑

  3. 所属分类：其它

    • 发布日期：2020-11-03
    • 文件大小：199680
    • 提供者：weixin_38672739

  1. 单片机与DSP中的FPGA的高速多通道数据采集控制器IP核设计

  2. 摘要 介绍基于FPGA嵌入式系统的多通道高速数据采集模块控制器的IP核设计。采用TI公司的6通道同步采集A／D转换器件(ADS8364)，针对该器件使用硬件描述语言设计IP核，实现对采集数据的处理，同时设计了IP核与嵌入式系统的接口。在Xilinx公司的ISE开发工具中，利用FPGA器件中的硬 FIFO控制器辅助设计IP核，利用嵌入式开发工具EDK建立FPGA嵌入式系统，并添加和修改了用户自定义IP核，通过仿真验证了该方法的实效性。 　　随着可编程逻辑器件的不断进步和发展，FPGA在嵌入式系统

  3. 所属分类：其它

    • 发布日期：2020-11-11
    • 文件大小：402432
    • 提供者：weixin_38705558

  1. 片内时钟的设计

  2. Xilinx可编程逻辑器件的全局时钟为时钟分配树的结构，如下图所示。 　　图 可编程逻辑器件的时钟分配树结构 　　FPGA内部的时钟分为多个区域(某些高端的FPGA)或分为4个象限(某些低端的FPGA)，在这个区域或象限内有特定多的时钟能够驱动寄存器和RAM的时钟端。另外，在树干上有专用的时钟线将进入这些区域和象限的时钟连接起来。 　　1．全局时钟树和全局时钟缓冲器 　　全局时钟网络是一个很长且扇出也很大的网络，所以一定不是最短的路径。它会有相对较大的延时，其优点在于Skew很小。即

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：107520
    • 提供者：weixin_38610573

  1. EDA/PLD中的逻辑器件的同步设计

  2. 在设计逻辑和电路时，经常会遇到这样的问题。即采用普通集成电路实现的设计移植到FPGA／CPLD逻辑器件时，其设计无法正常运行。另外，有些设计己经在逻辑器件申实现或通过了仿真测试。但经过重新布线设计后，该设计不能正常工作。出现这些问题，基本上是在设计中出现了异步设计。典型的异步电路有以下几种。 　　(1)组合环路 　　组合环路是数字逻辑设计中不稳定性和不可靠性最常见的原因之一。在同步设计中，所有的反馈环路都应该包括寄存器。组合环路直接建立没有寄存器的反馈，违反了同步设计的原则。例如，当把一个寄

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：97280
    • 提供者：weixin_38661852

  1. CoolRunner-II器件的接收器模块设计

  2. 接收器模块框图如图1所示，RX引脚串行接收数据，每个时钟移一位到一个3位的移位寄存器RXIN中。当RXIN的最低位检测到一个边沿(逻辑1)时，则使能一个计数器。这个计数器计数到大约位周期的3/4时采样一个数据(理想状况为计数到位周期的1/2时采样数据)，并将此数据移入36位的数据寄存器SHIFT_DATA中。如果有连续的数据流，则计数器继续计数到位周期的3/4，并再次采样数据。如果有边沿被再次检测到，则会复位计数器。执行新一轮移位操作，这样可以将数据错误率降到最小。一旦后同步信号被检测到(36位

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：159744
    • 提供者：weixin_38628830

  1. 电源技术中的TI新推具系统电源选择器的同步开关模式充电器

  2. TI公司不久前新推出一款高效、同步电池充电器bq24751。该器件具备集成补偿与系统电源选择器逻辑，能够为受空间限制的多种化学成分电池充电应用提供低组件数。成比例的充电电流与电压设计可实现非常高的稳压精度，既与电阻器实现了硬连线，又可通过系统电源管理微控制器采用单个DAC或多个GPIO进行编程。 　　bq24751可为2、3或是4节锂离子电池组充电，并支持高达10A的充电电流。NMOS-NMOS同步降压转换器工作于300kHz频率，可提供超过95%的效率、30ns最短驱动器启动时间与99.5%的

  3. 所属分类：其它

    • 发布日期：2020-12-02
    • 文件大小：53248
    • 提供者：weixin_38691703

  1. 电源技术中的研诺逻辑推出新型同步升压转换器

  2. 专为移动消费电子设备提供电源管理半导体器件的开发商研诺逻辑科技有限公司（AnalogicTech， 纳斯达克股票市场代码：AATI) ，近日宣布推出一款新型同步升压转换器，它可在紧凑的封装内为设计师提供超高输出电流。这款编号为AAT1217的器件专为支持各种手持式便携应用而设计，它使一个单体碱性电池可提供高达100mA的输出，双节碱性电池的输出可高达400mA，而一个单体锂离子电池输入可实现高达500mA的输出，同时支持低至0.85V的启动电压。 　　“随着诸如全球定位系统（

  3. 所属分类：其它

    • 发布日期：2020-12-02
    • 文件大小：64512
    • 提供者：weixin_38691482

  1. 模拟技术中的使用可编程逻辑器件的压控振荡器

  2. VCO（压控振荡器）是一种模拟电路，所以在数字可编程芯片设计库中找不到VCO。当需要用这种电路来实现同步或时钟频率倍增时，必须找到一种可与标准数字功能元件（如"与"门和"与非"门）一起使用的电路。制作可变频率振荡器的方法有好几种。例如，你可以用变容二极管来改变振荡器频率。遗憾的是，这种变容二极管的每伏频率的变化量很小。所以，采用一个倒相器和几只电容器的标准皮尔斯振荡器不适用于这样的场合。另一种方法是使用一个施密特触发器倒相器和改变充的电阻器。这种方法可能适用，但该IC滞后性的容差通常很大，所以选

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：50176
    • 提供者：weixin_38703866

  1. 基于可编程逻辑门器件的高速脉冲位置调制通信系统设计

  2. 设计了一种用于地面至卫星上行通信链路的高速光通信系统，系统采用可编程逻辑门器件（FPGA）作为主控单元，脉冲位置调制（PPM）作为基本调制方式，针对PPM通信中的帧同步问题，设计了特别的帧头帧尾结构保证信息同步。另外接收端对PPM信号同步解调时的时隙同步采用了四个相位时钟同步提取的方法，有效地降低了FPGA的工作频率，简化了系统设计。PPM编码采用格雷码映射，有效地降低了误比特率。系统最终实现了20 Mbit/s的通信速率，实际测试误码率（BER）为8.9×10-9。该系统为后续星地间图像数据信

  3. 所属分类：其它

    • 发布日期：2021-02-05
    • 文件大小：4194304
    • 提供者：weixin_38697979

  1.  基于Multisim的计数器设计仿真

  2. 计数器是常用的时序逻辑电路器件，文中介绍了以四位同步二进制集成计数器74LS161和异步二-五-十模值计数器74LS290为主要芯片，设计实现了任意模值计数器电路，并用Multisim软件进行了仿真。仿真验证了设计的正确性和可靠性，设计与仿真结果表明，中规模集成计数器可有效实现任意模值计数功能，并且虚拟仿真为电子电路的设计与开发提高了效率。

  3. 所属分类：其它

    • 发布日期：2021-01-30
    • 文件大小：1048576
    • 提供者：weixin_38672800

  1. 逻辑器件的同步设计

  2. 在设计逻辑和电路时，经常会遇到这样的问题。即采用普通集成电路实现的设计移植到FPGA／CPLD逻辑器件时，其设计无法正常运行。另外，有些设计己经在逻辑器件申实现或通过了仿真测试。但经过重新布线设计后，该设计不能正常工作。出现这些问题，基本上是在设计中出现了异步设计。典型的异步电路有以下几种。 　　(1)组合环路 　　组合环路是数字逻辑设计中不稳定性和不可靠性常见的原因之一。在同步设计中，所有的反馈环路都应该包括寄存器。组合环路直接建立没有寄存器的反馈，违反了同步设计的原则。例如，当把一个寄存

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：111616
    • 提供者：weixin_38735570

  1. 基于FPGA设计跨时钟域的同步策略

  2. 1 引言 　　基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结出了几种同步策略来解决跨时钟域问题。 　　2 异步设计中的亚稳态 　　触发器是FPGA设计中常用的基本器件。触发器工作过程中存在数据的建立（setup）和保持（hold）时间。对于使用上升沿触发

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：168960
    • 提供者：weixin_38508821
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