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搜索资源列表

  1. Altera FPGA\CPLD设计（基础篇）-part1

  2. 第1章 FPGA/CPLD简介 1.1 可编程逻辑设计技术简介 1.1.1 可编程逻辑器件发展简史 1.1.2 可编程逻辑器件分类 1.2 FPGA/CPLD的基本结构 1.2.1 FPGA的基本结构 1.2.2 CPLD的基本结构 1.2.3 FPGA和CPLD的比较 1.3 FPGA/CPLD的设计流程 1.4 FPGA/CPLD的常用开发工具 1.5 下一代可编程逻辑设计技术展望 1.5.1 下一代可编程逻辑器件硬件上的四大发展趋势 1.5.2 下一代EDA软件设计方法发展趋势 1.6

  3. 所属分类：硬件开发

    • 发布日期：2009-10-14
    • 文件大小：13631488
    • 提供者：love_liu

  1. 经典的FPGA进阶，通向FPGA更高的层次

  2. FPGA高手必经的进阶设计，讲解了很多FPGA设计中的经典难题，如毛刺的产生消除，时序的约束，同步设计等。新一代 FPGA的速度变得越来越快，密度变得越来越高，逻辑资源也越来越多。那么如何才能确保功耗不随这些一起增加？？

  3. 所属分类：硬件开发

    • 发布日期：2010-04-22
    • 文件大小：1048576
    • 提供者：shuxin20

  1. FPGA技巧集锦，时序分析设计技巧

  2. FPGA逻辑设计编程技巧，常用模块，时序约束设计，编程思想

  3. 所属分类：硬件开发

    • 发布日期：2010-08-03
    • 文件大小：293888
    • 提供者：yaxuangela

  1. Xilinx可编程逻辑器件的高级应用与设计技巧

  2. 本书以浅入深出、图文并茂的方式，全面介绍了全球最大可编程器件生产商Xilinx的CoolRunner-Ⅱ、Spartan-3、Virtex-Ⅱ和Virtex-Ⅱ Pro等一系列最新器件的结构和特性；同时还用较大篇幅介绍了最新设计开发环境ISE 6及其辅助设计工具，可编程逻辑器件的高级应用和设计技巧，基于CPLD/FPGA的8位和32位嵌入式处理器的原理与设计，高速串行数据通信接口设计和信号完整性设计等内容

  3. 所属分类：其它

    • 发布日期：2012-04-11
    • 文件大小：40894464
    • 提供者：wywf4

  1. Verilog HDL异步设计与同步设计的时序分析

  2. （1） 理解亚稳态产生的物理意义 （2） 理解触发器本身的建立时间和保持时间以及异步复位恢复的概念 （3） 理解亚稳态恢复和同步寄存器的概念 （4） 理解组合逻辑的延迟产生的原理，掌握系统时钟频率的计算 （5） 理解并掌握时钟偏斜和抖动及其对时钟频率的影响 （6） 理解提高系统时钟频率的两种方法 （7） 了解False Path和多时钟周期的概念，知道使用False Path和多时钟周期进行时序约束。 （8） 理解并掌握芯片之间的时序接口设计 （9） 理解并掌握异步电路的设计方法

  3. 所属分类：硬件开发

    • 发布日期：2012-05-16
    • 文件大小：6291456
    • 提供者：sagatsagat

  1. 时序约束与时序分析.ppt

  2. altera的逻辑时序分析及约束方法，包括理论知识及具体的工具使用，实用，浅显易懂，值得一看

  3. 所属分类：硬件开发

    • 发布日期：2013-05-05
    • 文件大小：1048576
    • 提供者：littleivon

  1. FPGA培训讲义

  2. FPGA培训讲义，郑哲老师的，主要是讲约束的，从时序约束、布局约束到综合约束等。

  3. 所属分类：讲义

    • 发布日期：2014-09-17
    • 文件大小：1048576
    • 提供者：yusongshi

  1. TimeQuest静态时序分析

  2. 很多人询问关于约束、时序分析的问题，比如：如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某部分组合逻辑？如何通过约束保证异步时钟域之间的数据交换可靠？如何使用I/O逻辑单元内部的寄存器资源？如何进行物理区域约束，完成物理综合和物理实现？

  3. 所属分类：硬件开发

    • 发布日期：2016-12-19
    • 文件大小：10485760
    • 提供者：qq_36727123

  1. 数字逻辑电路设计时间约束基础

  2. 约束基本概念 时序逻辑,组合逻辑各种时间要素基本概念

  3. 所属分类：硬件开发

    • 发布日期：2009-03-11
    • 文件大小：49152
    • 提供者：joyfullong

  1. FPGA 约束

  2. 跨时钟域路径 分析 在FPGA 设计中，并不是所有的路径都需要做时序分析，称之为假路径（false path），比 如有些路径在正常工作时并没有实现具体的逻辑功能，或者一些测试阶段使用的逻辑；有些 是不需要做时序分析，如跨时钟域路径。 可以通过添加false_path 约束，告知vivado 在时序分析时忽略这些路径，这样带来的好 处有：

  3. 所属分类：嵌入式

    • 发布日期：2018-04-20
    • 文件大小：610304
    • 提供者：qq_21539875

  1. TimingDesigner32bit_v9.2

  2. Timing designer是一个画时序图的工具，可以用于在逻辑设计初期，对关键路径进行时序设计，同时具有一定的时序验证功能，利于在设计初期发现问题，减少设计反复。 该工具不仅可以用于FPGA逻辑设计，还可以用于PCB的时序设计。 时序设计过程中，可以进行接口级的时序分析。在最后的产品时序说明时，也可以使用该工具进行时序说明书的编制。 Timing designer是基于工程管理的。 主要关注： 画图：时钟、信号、总线、衍生时钟、衍生信号等。 延时：各个信号之间的关系，有因果关系，比如延时，

  3. 所属分类：硬件开发

    • 发布日期：2018-10-18
    • 文件大小：35651584
    • 提供者：cs979752791

  1. FPGA设计经典时序约束培训

  2. FPGA设计经典时序约束培训，个人已读，收货颇多，强烈建议从事逻辑开发工作或者学生学习！

  3. 所属分类：其它

    • 发布日期：2018-09-10
    • 文件大小：9437184
    • 提供者：zhq420923

  1. 时序收敛.pdf

  2. 在 FPGA 设计过程中，需要在编译阶段进行逻辑综合与相关时序收敛。而包括 I/O 单元结构、异步逻辑和时序约束等众多方面，都会对编译进程产生巨大影响，致使其每一轮都会在工具链中产生不同的结果。为了更好、更快地完成时序收敛，我们来进一步探讨如何消除这些差异

  3. 所属分类：硬件开发

    • 发布日期：2019-07-09
    • 文件大小：384000
    • 提供者：ysh_wh

  1. XDC 约束技巧之时钟篇.pdf

  2. XDC 约束技巧之时钟篇推荐的做法是,由用户来指定这类衍生时钟的名字,其余频率等都由 自动推 导。这样就只需写明 的三个,其余不写即可。如上所示 当然,此类情况下用户也可以选择完全由自己定义衍生时钟,只需补上其余表示频 率相位关系的,包括 等等。需要注意的是,一旦 在 的输出检测到用户自定义的衍生时钟,就会报告一个 提 醒用户这个约束会覆盖工具自动推导出的衍生时钟(例外的情况见文章下半段重叠时钟部 分的描述),用户须保证自己创建的衍生钟的频率等属性正确 用户自定义的衍生时钟 工具不能自动推导出衍

  3. 所属分类：硬件开发

    • 发布日期：2019-07-28
    • 文件大小：952320
    • 提供者：td345

  1. FPGA中的时序分析（四）

  2. 那么提高Fmax可以通过两种方法解决：(1)将两个时序逻辑之间的大组合逻辑分为两个小的逻辑，即采用流水线设计方法 ；（可以在组合逻辑的两端加上寄存器，这样可以增加时序余量） ；(2)更改时序约束或者更改一些综合或者实现选项，让开发工具去解决问题，如下图进行相关设置。

  3. 所属分类：其它

    • 发布日期：2020-07-17
    • 文件大小：66560
    • 提供者：weixin_38564826

  1. 关于时序约束的一点总结

  2. 做时序约束还是要多参考官方文档，多做一些官方的参考设计，细心，耐心优化自己的设计。做了时序约束，才发现自己原来的设计有很多不合理的地方，有些逻辑设计一定要注意。

  3. 所属分类：其它

    • 发布日期：2020-07-18
    • 文件大小：52224
    • 提供者：weixin_38539018

  1. 约束、时序分析的概念介绍

  2. 很多人询问关于约束、时序分析的问题，比如：如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某部分组合逻辑？如何通过约束保证异步时钟域之间的数据交换可靠？如何使用I/O逻辑单元内部的寄存器资源？

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：277504
    • 提供者：weixin_38667697

  1. 时序约束分析的概念

  2. 很多人询问关于约束、时序分析的问题，比如：如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某部分组合逻辑？如何通过约束保证异步时

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：153600
    • 提供者：weixin_38717843

  1. 在FPGA设计环境中加时序约束的技巧

  2. 为了让逻辑综合器和布局布线器能够根据时序的约束条件找到真正需要优化的路径，我们还需要对时序报告进行分析，结合逻辑综合器的时序报告，布线器的时序报告，通过分析，可以看出是否芯片的潜能已经被完全挖掘出来.

  3. 所属分类：其它

    • 发布日期：2020-10-24
    • 文件大小：81920
    • 提供者：weixin_38621565

  1. 新一代可编程逻辑设计系统ISE4-1i

  2. 对许多工程师来说，“时序要求”一词在头脑中唤起的是这样一幅图像：用文本 编辑器编写或用约束条件编辑器输入的复杂时序语言，随后是在综合和实施工具 间进行的数次反复。Xilinx于今年8月27日推出的ISE4.1i版本提高了可编程逻辑 设计系统生产力的度量标准。除了继续改进工程师用来定义其时序要求的约束类 型和方法之外，ISE4.1i更加强调“速度”。“速度”来自具有增强时序工具的快 速编译引擎，可支持达到更高性能的时钟。这是通过为设计人员提供一个更加与 用户友好和智能的环境来做到的。ISE4.1i

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：78848
    • 提供者：weixin_38665775
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