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  1. 针对多级串联模拟电路的可测性设计技术

  2. 随着集成电路的发展，测试难度的增加，可测试性设计也越来越重要。针对串联结构的模拟电路提出一种可测性设计结构，该结构大大提高了电路内系统模块的可测试性，减少了需要额外引出的I/ O 数，同时不随内部模块数的增加而增加，并且可以与数字电路的边界扫描技术相兼容，通过在Cadence 下仿真，证明了该结构简单有效。

  3. 所属分类：其它

    • 发布日期：2020-08-12
    • 文件大小：467968
    • 提供者：weixin_38752628

  1. 模拟技术中的分析多级串联模拟电路的可测性设计技术

  2. 0 引言 　　集成电路的生产成本以测试开发、测试时间以及测试设备为主。模拟电路一般只占芯片面积的10%左右，测试成本却占总测试成本的主要部分。数字电路有很多成熟的可测性设计技术（design fortest,DFT），模拟电路测试还未发展到如此成熟，缺乏完善的模型进行自动化测试。随着集成电路的发展，混合信号芯片功能越来越复杂，但芯片I/O口数量跟不上芯片发展的规模，导致很多电路节点变得不可控制或（与）不可观察，加大了测试工作的难度。 　　典型模拟电路有放大器、滤波器等各种线性和非线性电路，通常包

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：258048
    • 提供者：weixin_38722184

  1. 一种针对多级串联模拟电路的可测性设计技术

  2. 随着集成电路的发展，测试难度的增加，可测试性设计也越来越重要。针对串联结构的模拟电路提出一种可测性设计结构，该结构大大提高了电路内系统模块的可测试性，减少了需要额外引出的I／O数，同时不随内部模块数的增加而增加，并且可以与数字电路的边界扫描技术相兼容，通过在Cadence下仿真，证明了该结构简单有效。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：243712
    • 提供者：weixin_38657835

  1. 模拟技术中的针对多级串联模拟电路的可测性设计技术

  2. 摘  要: 随着集成电路的发展，测试难度的增加，可测试性设计也越来越重要。针对串联结构的模拟电路提出一种可测性设计结构，该结构大大提高了电路内系统模块的可测试性，减少了需要额外引出的I/ O 数，同时不随内部模块数的增加而增加，并且可以与数字电路的边界扫描技术相兼容，通过在Cadence 下仿真，证明了该结构简单有效。 　　0   引  言 　　集成电路的生产成本以测试开发、测试时间以及测试设备为主。模拟电路一般只占芯片面积的10%左右，测试成本却占总测试成本的主要部分。所以，削减模拟部分的

  3. 所属分类：其它

    • 发布日期：2020-11-03
    • 文件大小：321536
    • 提供者：weixin_38686557

  1. 分析多级串联模拟电路的可测性设计技术

  2. 0 引言 　　集成电路的生产成本以测试开发、测试时间以及测试设备为主。模拟电路一般只占芯片面积的10%左右，测试成本却占总测试成本的主要部分。数字电路有很多成熟的可测性设计技术（design fortest,DFT），模拟电路测试还未发展到如此成熟，缺乏完善的模型进行自动化测试。随着集成电路的发展，混合信号芯片功能越来越复杂，但芯片I/O口数量跟不上芯片发展的规模，导致很多电路节点变得不可控制或（与）不可观察，加大了测试工作的难度。 　　典型模拟电路有放大器、滤波器等各种线性和非线性电路，通常包

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：256000
    • 提供者：weixin_38660327