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搜索资源列表

  1. 基于锁相环CD4046倍频器的设计与实现

  2. 用锁相环实现的频率合成器既有频率稳定度高又有改换频率方便的优点。实现输出频率N倍于输入频率(fo=N•fi)，且在一定频率范围内其输出信号的稳定度完全跟踪输入信号。因而在现代通信和嵌入式系统中获得广泛应用。 电源+5V；集成电路芯片4046、74LS191（各一片）；输入信号由信号发生器提供；输入信号频率范围10HZ~1kHZ；

  3. 所属分类：嵌入式

    • 发布日期：2010-03-29
    • 文件大小：727040
    • 提供者：wlp822

  1. 用CD4046 组成的高倍锁相倍频器

  2. 摘要:本文介绍了锁相环集成电路CD4046 的内部结构功能及特点,并给出在高倍锁相倍频器中的应用。 1. 概述 CD4046 是一种低频多功能单片数字集成锁相环集成电路,最高工作频率为1MHz ,电源电压5～15V , 当f0 = 10kHz 时, 功耗为0. 15～9mW。与类似的双极性单片集成锁相环相比,功耗降低了数十至数百倍,这对于要求功耗小的设备来说,是非常重要的。

  3. 所属分类：专业指导

  1. 专业课程设计基于锁相环技术的倍频器

  2. 大三下学期专业课设，基于锁相环技术的倍频器，频率大于100hz时功能实现很好，小于100hz时实现不太理想，希望给大家有所借鉴

  3. 所属分类：专业指导

    • 发布日期：2010-07-12
    • 文件大小：136192
    • 提供者：xiaoyanli1227

  1. 微波倍频器的发展与设计

  2. 随着微波技术的发展，微波倍频器广泛用于 通信、雷达、频率合成和测量等技术中，它在小功 率高稳定的振荡器、频率综合器、锁相振荡器和毫 微秒脉冲产生器等技术中也得到了广泛的应用。 其主要作用可归纳为

  3. 所属分类：专业指导

    • 发布日期：2010-07-20
    • 文件大小：212992
    • 提供者：caoailong

  1. 用CD4046_组成的高倍锁相倍频器

  2. 介绍锁相环集成电路 CD4046的内部结构功能及特点 ,并给出在高倍锁相倍频器中的应用

  3. 所属分类：专业指导

    • 发布日期：2011-03-10
    • 文件大小：54272
    • 提供者：lsphx

  1. 基于FPGA的光电编码器四倍频电路设计

  2. 基于FPGA的光电编码器四倍频电路设计,采用锁相环技术

  3. 所属分类：硬件开发

    • 发布日期：2011-04-24
    • 文件大小：1048576
    • 提供者：duguke2010

  1. 全数字锁相环

  2. 研究了一种基于周期控制的逆变器全数字锁相环的建模和参数设计。传统过零鉴相锁相环虽然实现简单，但同步信号在含有谐波、毛刺情况下会存在多个过零点，以致锁相失败。为了解决这一问题，该文提出了基于离散傅里叶变换鉴相的全数字锁相环。 离散傅里叶变换可以从任意信号中抽取基准频率倍频次信号的相位、频率和幅值，可以解决谐波对外同步信号的影响， 从而实现周期控制锁相环对谐波的识别。该文给出了其数字域模型和参数设计方法，仿真和实 验证实了该方法的可行性

  3. 所属分类：其它

    • 发布日期：2011-09-08
    • 文件大小：261120
    • 提供者：azhgul

  1. 用CD4046组成的高倍锁相倍频器

  2. 本文介绍了锁相环集成电路CD4046的内部结构功能及特点,并给出在高倍锁相倍频器中的应用。

  3. 所属分类：电信

    • 发布日期：2012-04-08
    • 文件大小：35840
    • 提供者：dy794339842

  1. CD4046组成的高倍锁相倍频器

  2. CD4046组成的高倍锁相倍频器

  3. 所属分类：嵌入式

    • 发布日期：2013-08-04
    • 文件大小：112640
    • 提供者：qn_bs

  1. 基于注入锁定技术的锁相环_倍频器和分频器的研究与设计

  2. 基于注入锁定技术的锁相环_倍频器和分频器的研究与设计

  3. 所属分类：专业指导

    • 发布日期：2014-06-22
    • 文件大小：17825792
    • 提供者：pandashan

  1. 用Verilog语言实现任意整数分频器

  2. 分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（Xilinx）的DLL.来进行时钟的分频，倍频以及相移。 但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以 达到对时钟操作的目的。

  3. 所属分类：硬件开发

    • 发布日期：2015-12-14
    • 文件大小：38912
    • 提供者：tmmdh370927

  1. 锁相技术课程论文（模拟乘法器的原理及应用）

  2. 锁相环路（PLL）是一个能够跟踪输入信号相位的的闭环自动控制系统。它在无线电技术的各个领域得到了很广泛的应用。最典型的锁相环由鉴相器（Phase Detector，简称PD）、环路滤波器即低通滤波器（Low Pass Filter，简称LPF）、压控振荡器（Voltage Controlled Oscillator，简称VCO）三部分组成。我们今天所要研究的是锁相环路的一部分—模拟乘法器。在高频电子线路中，振幅调制、同步检波、混频、倍频、鉴频、鉴相等调制与解调的过程，均可视为两个信号相乘或包含

  3. 所属分类：专业指导

    • 发布日期：2018-03-30
    • 文件大小：316416
    • 提供者：qq_30612787

  1. 倍频器说明书

  2. 高精度低成本倍频器，倍频系数可设置，采用PLL锁相环技术，不仅实现频率精确倍频，还能同步相位

  3. 所属分类：硬件开发

    • 发布日期：2018-12-17
    • 文件大小：923648
    • 提供者：weixin_43757439

  1. 基于FPGA的任意分频器设计【转】

  2. 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环（如Altera的PLL，Xilinx的DLL）来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者这种方式只消耗不多的逻辑单元就可以达到对时钟的操作目的。

  3. 所属分类：其它

    • 发布日期：2020-08-29
    • 文件大小：227328
    • 提供者：weixin_38700779

  1. 基于FPGA的任意分频器设计

  2. 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如Altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者这种方式只消耗不多的逻辑单元就可以达到对时钟的操作目的。

  3. 所属分类：其它

    • 发布日期：2020-08-29
    • 文件大小：179200
    • 提供者：weixin_38722721

  1. 一种低噪声亚采样锁相环的设计

  2. 介绍了一种2.4 GHz的低噪声亚采样锁相环。环路锁定是利用亚采样鉴相器对压控振荡器的输出进行采样。不同于传统电荷泵锁相环，由于在锁定状态下没有分频器的作用，由鉴相器和电荷泵所产生的带内噪声不会被放大N2 倍，从而会使锁相环的带内噪声极大程度地减小。在输出电压摆幅相同的情况下，压控振荡器采用NMOSPMOS互补结构降低了锁相环的功耗。锁相环的设计在TSMC 180 nm CMOS工艺下完成，在1.8 V的供电电压下，锁相环功耗为7.2 mW。在偏移载波频率200 kHz处，环路的带内噪声为-1

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：656384
    • 提供者：weixin_38678773

  1. EDA/PLD中的应用于倍频电路的预置可逆分频器设计

  2. 摘要：首先分析了应用于倍频电路的预置可逆分频器的工作原理，推导了触发器的驱动函数。 　　并建立了基于simulink 和FPGA 的分频器模型，实验结果表明分频器可以实现预置模和可逆分频功能，满足倍频电路需要。 　　1. 前言 　　锁相环是倍频电路的主要实现方式，直接决定倍频的成败。传统的锁相环各个部件都是由模拟电路实现的，随着数字技术的发展，全数字锁相环逐步发展起来，全数字锁相环的环路部件全部数字化，通常由数字鉴相器、数字环路滤波器、压控振荡器以及分频器组成，全数字锁相环中的分频器要求模

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：620544
    • 提供者：weixin_38705640

  1. 基于CPLD/FPGA的多功能分频器的设计与实现

  2. 分频器在CPLD/FPGA设计中使用频率比较高,尽管目前大部分设计中采用芯片厂家集成的锁相环资源 ,但是对于要求奇数倍分频（如3、5等）、小数倍（如2.5、3.5等）分频、占空比50%的应用场合却往往不能满足要求。硬件工程师希望有一种灵活的设计方法,根据需要,在实验室就能设计分频器并马上投入使用,更改频率时无需改动原器件或电路板,只需重新编程,在数分钟内即可完成。为此本文基于 CPLD/FPGA用原理图和VHDL语言混合设计实现了一多功能通用分频器。

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：112640
    • 提供者：weixin_38601311

  1. 应用于倍频电路的预置可逆分频器设计

  2. 锁相环是倍频电路的主要实现方式，直接决定倍频的成败。传统的锁相环各个部件都是由模拟电路实现的，随着数字技术的发展，全数字锁相环逐步发展起来，全数字锁相环的环路部件全部数字化，通常由数字鉴相器、数字环路滤波器、压控振荡器以及分频器组成，全数字锁相环中的分频器要求模可预置且可根据实际需要进行可逆分频[2]。由于现有的电路均不能满足上述要求，本文首先采用simuink 和FPGA 开发了应用于倍频电路的变模可逆分频器。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：1048576
    • 提供者：weixin_38736721

  1. 通信与网络中的TI新型频率倍频器将讯号抖动幅度降低三倍

  2. 德州仪器 (TI) 宣布推出新型频率倍频器-CDCE706。该组件整合三组锁相回路 (PLL) ，其频率周期抖动幅度比现有解决方案减少七成，能将电磁干扰减至最小。并可以直接设定其六组输出频率，频率范围最高可达300MHz，可简化设计过程并降低系统成本，以及满足高效能通讯应用的新标准要求，例如无线基地台以及电信和数据通讯设备。 　　CDCE706采用TI射频硅锗制程，内建3组锁相回路可接受石英晶体、LVCMOS或差动输入，再根据1组频率讯号源产生6组频率输出。另外，还采用EEPROM技术，设计人员

  3. 所属分类：其它

    • 发布日期：2020-11-28
    • 文件大小：61440
    • 提供者：weixin_38691220
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