注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. 计算机组成原理课程设计阵列除法器的设计

  2. 阵列除法器是一种并行运算部件，采用大规模集成电路制造，与早期的串行除法器相比，阵列除法器不仅所需的控制线路少，而且能提供令人满意的高速运算速度。阵列除法器有多种形式，如不恢复余数阵列除法器、补码阵列除法器等等本实验设计的是加减交替阵列除法器。

  3. 所属分类：制造

  1. 开放式CPU设计 实验程序 运算器部件实验：除法器

  2. 开放式CPU设计 实验程序 运算器部件实验：除法器 所有程序均编译测试通过 请放心下载

  3. 所属分类：其它

    • 发布日期：2009-12-02
    • 文件大小：190464
    • 提供者：w405924507

  1. CPU_设计_（加法器、乘法器、除法器等，ppt文件）.rar

  2. 该设计给出了CPU中的基本单元:加法器,乘法器,除法器的设计,为PPT格式.

  3. 所属分类：专业指导

    • 发布日期：2010-01-26
    • 文件大小：1048576
    • 提供者：lizuhe1212

  1. 高速除法器设计及ASIC实现

  2. 为提高除法计算的速度,提出了新的基216 算法的高速除法器算法,并以专用集成电路设计方法实现。与 MIPS 处理器中使用的除法器相比,电路最大延迟减少了27 % ,计算所需时钟周期数减少了68 % ,速度性能改善了 77 %左右。给出了电路的其他性能指标。该电路适用于对运算速度要求非常高的场合。

  3. 所属分类：其它

    • 发布日期：2010-03-02
    • 文件大小：105472
    • 提供者：dancia04

  1. 五位除法器（eda课程设计）

  2. 课程设计，做的五位除法器，望指教。EDA可是很有前景的技术哦~

  3. 所属分类：专业指导

    • 发布日期：2010-05-15
    • 文件大小：570368
    • 提供者：airy0912

  1. 8位除法器的毕业设计

  2. 本课题的来源是基于超高速集成电路硬件描述语言（VHDL）及MAX + Plus II软件开发工具的进行模拟仿真的8位除法器，该除法器用于实现8位的除法运算。

  3. 所属分类：嵌入式

    • 发布日期：2010-05-16
    • 文件大小：438272
    • 提供者：wuxiaodong1

  1. Verilog HDL 浮点数除法器设计

  2. 浮点数的除法器设计，资料真的非常好，我做除法器的时候就是参考这本书的

  3. 所属分类：专业指导

    • 发布日期：2011-02-23
    • 文件大小：1048576
    • 提供者：dl851020

  1. 除法器设计容量分析和计算

  2. 除法器设计容量分析和计算通过仿真测试与实物测试相结合的综合测试后,发现系统基本能达到设计要求.

  3. 所属分类：嵌入式

    • 发布日期：2011-03-09
    • 文件大小：1048576
    • 提供者：gyhbj2010

  1. 16位除法器的verilog代码

  2. 16位除法器设计，已经通过验证，能直接使用希望对大家有用。

  3. 所属分类：硬件开发

    • 发布日期：2011-03-29
    • 文件大小：1024
    • 提供者：uestc_huang

  1. 基于FPGA的除法器设计

  2. 基于FPGA的除法器设计，克服简单除法器的缺点进行了适当的改进！

  3. 所属分类：硬件开发

    • 发布日期：2011-11-12
    • 文件大小：587776
    • 提供者：noodles5320

  1. EDA五位除法器的设计报告（含完整源程序）

  2. 完整的EDA五位除法器设计（含源程序），直接运行就可以。

  3. 所属分类：其它

    • 发布日期：2011-11-22
    • 文件大小：270336
    • 提供者：bitou0410

  1. 除法器设计

  2. 除法器设计

  3. 所属分类：互联网

    • 发布日期：2011-12-30
    • 文件大小：322560
    • 提供者：lisizhe1989

  1. EDA除法器设计

  2. 除法器，在EDA试验中用FPGA实现的。

  3. 所属分类：硬件开发

  1. 16位除法器

  2. 16位除法器设计，已经通过验证，能直接使用希望对大家有用。

  3. 所属分类：硬件开发

    • 发布日期：2012-11-24
    • 文件大小：1024
    • 提供者：tanye22

  1. 基于FPGA的32位除法器设计

  2. 摘 要：介绍了一种使 用可编程逻辑 器件 FPGA和 VHDL语 言实现 32位除法器的设计方法。该 除法器不仅可以实现有符号数运算，也可以实现无符号数的运算。除法器采用节省 FPGA逻辑资源的 时序方式设计，主要由移位 、比较和减法三种操作构成。由于优化 了程序结构，因此程序浅显易懂 ，算 法简单 ，不需要分层次分模块进行。并使 用 Altera公 司的 QuartusⅡ软件对该除法器进行编译、仿真， 得 到 了完全 正确 的 结果

  3. 所属分类：硬件开发

    • 发布日期：2012-12-06
    • 文件大小：207872
    • 提供者：nfftk4125

  1. 定点除法器设计

  2. 在数字信号处理应用中，除法器是重要的计算模块。相对于其它四则运算，除法的实现需要更加复杂的设计。本文在详述了基二Non-Restoring 除法算法后，给出了具体的寄存器配置方案和计算流程。应用Xilinx ISE环境和Modelsim对方案进行了实现及验证。

  3. 所属分类：其它

    • 发布日期：2014-01-12
    • 文件大小：458752
    • 提供者：bit100691

  1. 高速除法器设计及ASIC实现

  2. 为提高除法计算的速度,提出了新的基-16算法的高速除法器算法,并以专用集成电路设计方法实现。与 MIPS处理器中使用的除法器相比,电路最大延迟减少了27%,计算所需时钟周期数减少了68%,速度性能改善了 77%左右。给出了电路的其他性能指标。该电路适用于对运算速度要求非常高的场合。

  3. 所属分类：硬件开发

    • 发布日期：2016-01-18
    • 文件大小：31744
    • 提供者：zhouquan87

  1. 组原课设-加减交替法定点原码一位除法器设计

  2. 计算机组成原理课程设计 加减交替法定点原码一位除法器

  3. 所属分类：讲义

    • 发布日期：2017-07-19
    • 文件大小：968704
    • 提供者：yangzhenpu

  1. 基于virelog硬件除法器设计

  2. verilog 的16bit除以8bit除法器

  3. 所属分类：专业指导

    • 发布日期：2009-03-31
    • 文件大小：1024
    • 提供者：majinzhu123

  1. 32位除法器设计Verilog代码.zip

  2. 32位除法器设计Verilog代码.zip

  3. 所属分类：硬件开发

    • 发布日期：2019-08-24
    • 文件大小：724
    • 提供者：drjiachen
« 12 3 4 5 6 »