注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. VHDL语言数字钟（含秒表）设计

  2. 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。

  3. 所属分类：嵌入式

    • 发布日期：2009-06-17
    • 文件大小：187392
    • 提供者：engsl3400

  1. EDA实验8 数码管扫描显示的设计

  2. EDA实验 数码管扫描显示的设计 用VHDL语言设计一个数码管动态扫描显示控制器，其顶层电路框图如图8-1所示，顶层电路原理图如图8-2所示。本电路具有预置输入功能，能够自动检测四位输入数据

  3. 所属分类：专业指导

    • 发布日期：2009-06-22
    • 文件大小：813056
    • 提供者：ljjieyi

  1. EDA实验 序列检测器的设计

  2. 用VHDL语言设计一个序列检测器，其设计电路框图如图9-1所示，状态转换图如图9-2所示，状态转换功能表如表9-3所示，顶层电路原理图如图9-4。要求当检测器连续收到一组串行码（1110010）后，输出为1，其他情况输出为0。其仿真时序波形如图9-5所示。

  3. 所属分类：嵌入式

    • 发布日期：2009-06-22
    • 文件大小：863232
    • 提供者：ljjieyi

  1. 基于CPLD的VHDL语言数字钟（含秒表）设计

  2. 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。

  3. 所属分类：嵌入式

    • 发布日期：2009-06-24
    • 文件大小：187392
    • 提供者：g514429816

  1. 用多种软件实现电子时钟的设计

  2. 本电子钟使有三个软件进行设计,在EDA设计中运用顶层原理图对芯片的调用,来实现电子钟的功能.在EWB设计中利用数字逻辑电路,实现对门的电子控制,而且有各种附加电路保护电路的安全工作,有极高的安全系数.在Protel 99 SE设计中通过调用EWB电路实现印制板的制作.

  3. 所属分类：嵌入式

    • 发布日期：2009-06-28
    • 文件大小：6291456
    • 提供者：lqwcw008

  1. 数据库原理医院数据库课程设计

  2. 目录 1． 需求分析 4 1.1 系统概况 4 1.2 可行性分析 4 1.2.1 技术可行性 4 1.2.2 经济可行性 5 1.2.3 社会可行性 5 1.3 系统功能说明 5 1.3.1 功能模块说明 5 1.3.2 顶层数据流图 5 1.3.3病人住院模块数据流图 6 1.3.4 病人出院模块数据流图 7 1.3.4 数据字典 7 2． 概念设计 7 2.1 全局E-R图 7 3． 逻辑设计 8 3．1 初始关系模式设计 8 3.1.1 转化原则 8 3.1.2转换结果 9 3.2关系

  3. 所属分类：嵌入式

    • 发布日期：2010-01-31
    • 文件大小：311296
    • 提供者：sxy8872

  1. EDA—EDA技术实用教程(pdf影印)

  2. 学习VHDL和FPGA的经典资料 第 1 章 概述 1.1 EDA 技术及其发展 1.2 EDA 技术实现目标 1.3 硬件描述语言VHDL 1.4 VHDL 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2

  3. 所属分类：硬件开发

    • 发布日期：2010-06-07
    • 文件大小：8388608
    • 提供者：zt839486421

  1. EDA实验 作业 课程设计，用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟

  2. 用原理图输入法设计一位全加器，计数器(74160)和译码器(7448)，顶层用原理图设计，用混合输入及层次化设计，VHDL语言的组合电路设计，0--9可逆计数器输出的是8421BCD码，交通灯，数字钟的VHDL语言设计

  3. 所属分类：交通

    • 发布日期：2010-11-11
    • 文件大小：2097152
    • 提供者：ssolriu

  1. EDA—EDA技术实用教程

  2. 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2 ASIC 及其设计流程 2.2.1 ASIC 设计方法 2.2.2 一般ASIC 设计的流程 2.3 常用EDA 工具 2.3.1 设计输入编辑器 2.3.2

  3. 所属分类：硬件开发

    • 发布日期：2010-11-19
    • 文件大小：8388608
    • 提供者：sundyqt

  1. EDA技术 实验报告

  2. 实验一 用原理图输入方法设计8位全加器 1．实验目的和要求 本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的原理图输入方法, 层次化设计的方法等内容。其目的是通过一个8位全加器的设计熟悉EDA软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。 2．实验原理 1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor为同或符合，相同为1，不同为0）来实现。先设计

  3. 所属分类：硬件开发

    • 发布日期：2010-12-25
    • 文件大小：448512
    • 提供者：inmyeye

  1. 基于FPGA的液晶显示设计

  2. 本设计是基于FPGA设计的液晶显示模块。采用自顶向下的设计方法。用原理图的方式实现顶层控制。本设计已经在实验中得到验证。

  3. 所属分类：硬件开发

    • 发布日期：2011-04-22
    • 文件大小：750592
    • 提供者：xuemeichen

  1. 基于CPLD的VHDL语言数字钟（含秒表）设计

  2. 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计）实现数字钟的设计、下载和调试。

  3. 所属分类：专业指导

    • 发布日期：2011-07-02
    • 文件大小：184320
    • 提供者：lknlhjl

  1. 基于EDA的数字时钟设计

  2. 本系统由秒计数器、分钟计数器、小时计数器、整点报时、分的调整以及小时的调整并能显示小时、分钟、秒。采用自顶向下的设计方法，子模块利用VHDL语言设计，顶层文件用原理图的设计方法。显示：小时采用24进制，而分钟和秒均60进制。

  3. 所属分类：嵌入式

    • 发布日期：2011-11-01
    • 文件大小：549888
    • 提供者：xlkang1987

  1. 数字逻辑电路设计

  2. 数字电路课程设计的报告，包括部分代码和截图 设计目的 学会应用数字方法设计电路 进一步提高maxplus2软件的应用能力 培养学生实践的综合实力 二、设计方案 用maxplus2软件设计多功能数字钟，采用层次化的设计方法，底层使用VHDL语言设计各模块的功能，然后使用画图方法设计顶层。 设计中包括计时，校时，整点闹铃，闹钟4大模块 计时模块：用VHDL语言设计24进制计时、60进制计分、60进制计秒模块，秒的进位为分的计数脉冲，分的进位为时的计数脉冲，按键MM选择六选一多路选择器动态输出，频率

  3. 所属分类：C/C++

    • 发布日期：2011-11-26
    • 文件大小：436224
    • 提供者：j985674981

  1. [虎书][现代编译原理C语言描述]

  2. 第一部分编译基本原理 第1章　绪论 1.1模块与接口 1.2 工具和软件 1.3树语言的数据结构 程序设计：直线式程序解释器 推荐阅读 习题 第2章　词法分析 2.1词法单词 2.2正则表达式 2.3有限自动机 2.4非确定有限自动机 2.4.1将正则表达式转换为NFA 2.4.2将NFA转换为DFA 2.5 Lex：词法分析器的生成器 程序设计：词法分析 推荐阅读 习题 第3章　语法分析 3.1上下文无关文法 3.1.1推导 3.1.2语法分析树 3.1.3二义性文法 3.1.4文件结束符

  3. 所属分类：其它

    • 发布日期：2012-08-11
    • 文件大小：15728640
    • 提供者：poerin

  1. ADViewD -- Windows 版本的 EPD 2007.5/2007.9原理图 阅读工具

  2. 目前这个版本做的还比较粗糙，没有UI支持。 1、仅支持打开EPD 2007.5版本和EPD2007.9版本的原理图，不支持EPD2007.9.2 2、仅支持单层原理图，不支持多层设计的原理图，默认选择原理图后打开第一个顶层图，未提供UI选择支持 3、仅支持看图，不支持选择器件、网络 操作方式： 1、启动后，选择菜单的打开功能选择原理图的Prj文件 2、PageUp/PageDown 翻页 3、Home/End翻到第一页、最后页 4、‘+’ 放大，最大放大到 3.3 5、‘-’缩小，最小到0.3

  3. 所属分类：专业指导

    • 发布日期：2019-09-12
    • 文件大小：479232
    • 提供者：drjiachen

  1. 基于FPGA的嵌入式PLC微处理器设计

  2. 该处理器采用了TOP—DOWN的层次网络模块化设计方法，用VHDL描述了嵌入式PLC的CPU的主要逻辑功能，考虑到嵌入式CPU结构的复杂性和设计的可扩展性，在顶层设计中采用了原理图的方法，通过VHDL对每个单元模块进行了仿真和综合，然后将综合生成的各个模块连接起来，组成了一个整体

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：233472
    • 提供者：weixin_38707217

  1. 基于EDA层次化设计方法的出租车计费器设计

  2. ：出租车计费器一般采用以单片机为核心的设计方法，设计不够灵活方便。为此，在此介绍了采用EDA技术的层次化设计方法设计出租车计费器的方法。即用VHDL编写各个功能模块，实现低层设计；用原理图输入方式描述各模块间的关系，实现顶层设计。采用FPGA可编程逻辑器件为系统控制单元，无需添加外围电路，更新功能仅需修改软件。实验表明，该设计方法简单快捷，所设计的系统性能可靠。应用该方法设计的数字电子系统具有很强的灵活性。

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：179200
    • 提供者：weixin_38716519

  1. EDA/PLD中的基于FPGA的嵌入式PLC微处理器设计

  2. 摘要：目前利用FPGA设计高性能的嵌入式处理器已经成为SOC设计的重要部分，对一种基于FPGA芯片的嵌入式PLC处理器进行了研究和设计，并采用了基于VHDL语言的自顶向下的模块化设计方法，顶层设计使用原理图输入。最后用QuartusII进行仿真，给出了主要仿真结果。实验表明，该处理器能准确且快速的响应嵌入式PLC的逻辑指令，且较传统的PLC处理器更灵活，集成度更高。 　　0 前言 　　现场可编程门阵列(FPGA)是近几年来出现并被广泛应用的大规模集成电路器件，它的特点是直接面向用户，具有极大

  3. 所属分类：其它

    • 发布日期：2020-11-11
    • 文件大小：207872
    • 提供者：weixin_38698943

  1. 基于FPGA的嵌入式PLC微处理器设计

  2. 摘要：目前利用FPGA设计高性能的嵌入式处理器已经成为SOC设计的重要部分，对一种基于FPGA芯片的嵌入式PLC处理器进行了研究和设计，并采用了基于VHDL语言的自顶向下的模块化设计方法，顶层设计使用原理图输入。用QuartusII进行仿真，给出了主要仿真结果。实验表明，该处理器能准确且快速的响应嵌入式PLC的逻辑指令，且较传统的PLC处理器更灵活，集成度更高。 　　0 前言 　　现场可编程门阵列(FPGA)是近几年来出现并被广泛应用的大规模集成电路器件，它的特点是直接面向用户，具有极大的灵

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：267264
    • 提供者：weixin_38562026
« 12 »