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所属分类:
硬件开发
发布日期:2009-06-29
文件大小:1048576
提供者:
melonbo
Verilog实例(经典135例)
很实用的Verilog实例! 目录:王金明:《Verilog HDL程序设计教程》程序例子,带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波
所属分类:
嵌入式
发布日期:2009-09-08
文件大小:130048
提供者:
kevinsjtu
EDA—EDA技术实用教程(pdf影印)
学习VHDL和FPGA的经典资料 第 1 章 概述 1.1 EDA 技术及其发展 1.2 EDA 技术实现目标 1.3 硬件描述语言VHDL 1.4 VHDL 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图/HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2
所属分类:
硬件开发
发布日期:2010-06-07
文件大小:8388608
提供者:
zt839486421
verilog HDL经典程序实例135例
Verilog HDL程序设计教程》程序例子,带说明。【例 3.1】4 位全加器 【例 3.2】4 位计数器【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序【例 3.5】“与-或-非”门电路【例 5.1】用 case语句描述的 4 选 1 数据选择器【例 5.2】同步置数、同步清零的计数器【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值【例 5.5】用 begin-end 串行块产生信号波形【例 5.6】用 fork-join 并行块产生信号波形【
所属分类:
嵌入式
发布日期:2010-07-23
文件大小:158720
提供者:
do622
verilog HDL经典实例135例
《Verilog HDL程序设计教程》程序例子,带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并
所属分类:
嵌入式
发布日期:2009-04-04
文件大小:158720
提供者:
ljj0709
高速数字电路经典设计与仿真
前言: 高速数字系统设计成功的关键在于保持信号的完整,而影响信号完整性(即信号质量)的因素主要有传输线的长度、电阻匹配及电磁干扰、串扰等。 高速数字系统设计成功的关键在于保持信号的完整,而影响信号完整性(即信号质量)的因素主要有传输线的长度、电阻匹配及电磁干扰、串扰等。 设计过程中要保持信号的完整性必须借助一些仿真工具,仿真结果对PCB布线产生指导性意见,布线完成后再提取网络,对信号进行布线后仿真,仿真没有问题后才能送出加工。目前这样的仿真工具主要有cadence、ICX、Hyperlynx
所属分类:
其它
发布日期:2021-01-20
文件大小:182272
提供者:
weixin_38643212