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搜索资源列表

  1. 中国期刊网数据库镜像

  2. AD9626 是ADI 公司推出的一款高速、低功耗 的12 位ADC。它采用1.8V 单一电源供电,其最高 转换速率能够达到250MSPS,并且在较宽的频率范 围内依然有很好的动态特性。AD9626 片内自带的 采样保持器、参考电压源和数据时钟输出信号，为 高速模拟信号采集设计提供了简便易行可靠的方 案。

  3. 所属分类：专业指导

    • 发布日期：2009-05-21
    • 文件大小：138240
    • 提供者：lnh20050662123

  1. 完美时序 时钟产生和分发设计指南

  2. 本书是由工程师们编写的，目标读者是那些希望用最好的方法设计时钟电路的工程师。它重点讲述高速数字设计中时钟发生和分发电路的实施。本书材料是从许多经过时间检验的设计方案中挑选出来的，同时还对可满足更快的时钟频率需要的新技术进行了介绍。 最终目标是获得纯净、稳定的时钟。现在，许多公司投入整个部门来专门研究信号集成，他们进行仿真、设计审查以及各种分析，以确保时钟的最佳运行状态。设计者应考虑到几个影响时钟波形的因素，本书将研讨时钟设计的若干关键问题。

  3. 所属分类：嵌入式

    • 发布日期：2009-09-11
    • 文件大小：4194304
    • 提供者：zhangjiekl

  1. 高速电路信号完整性分析

  2. 随着现代电子技术的迅速发展，高速电路的应用范围也在日益扩大，系统时钟频率在迅速提高。由于上升时间的加快和电路集成度的不断增加，印制电路板的线迹互连和板层特性对系统电气性能的影响越来越突出，引发了很多信号完整性问题。 互连关系在低频电路设计中可视为集总参数，线迹互连和板层特性的影响可以不考虑。但是，高速电路中的互连线已经成为具有分布参数的传输线，印制电路板材料的介电常数也影响着电路系统的性能，从而出现反射、串扰、和同步开关噪声等信号完整性问题，造成了信号失真、时序混乱、数据错误以及系统误触发等严

  3. 所属分类：嵌入式

    • 发布日期：2009-11-17
    • 文件大小：1048576
    • 提供者：zq1987731

  1. 高速时钟信号抖动的ADC测量技术研究

  2. 高速时钟信号抖动的ADC测量技术研究~~~~~~~~~~~~~~~~~~~~~~~~~~~

  3. 所属分类：其它

    • 发布日期：2011-04-03
    • 文件大小：4194304
    • 提供者：grife

  1. 基于高速时钟电路终端的信号完整性分析

  2. 近年来，随着电子技术的发展，印制板上的微处理器和逻辑电路中的时钟速率越来越快，信号的边沿越来越陡，由此带来的信号完整性（SI）问题也日益被关注。在高速数字电路中，时钟信号是芯片工作的基准频率，数据的传输一般通过时钟对数据信号进行有序的收发控制，如果时钟不准确，芯片就无法正常工作，因此时钟电路对实现数字电路的功能起决定作用。因而，高速时钟电路的信号完整性分析日渐得到人们的重视，而正确的终端端接对时钟信号的功能和完整性起到了保证的作用。

  3. 所属分类：硬件开发

    • 发布日期：2013-01-04
    • 文件大小：137216
    • 提供者：zklion

  1. PCB高速设计信号完整性5个经验

  2. 在高速PCB电路设计过程中，经常会遇到信号完整性问题，导致信号传输质量不佳甚至出错。那么如何区分高速信号和普通信号呢?很多人觉得信号频率高的就是高速信号，实则不然。我们知道任何信号都可以由正弦信号的N次谐波来表示，而信号的最高频率或者信号带宽才是衡量信号是否是高速信号的标准。1、隔离一块PCB板上的元器件有各种各样的边值(edge rates)和各种噪声差异。对改善SI最直接的方式就是依据器件的边值和灵敏度，通过PCB板上元器件的物理隔离来实现。图1是一个实例。在例子中，供电电源、数字I/O端口

  3. 所属分类：其它

    • 发布日期：2020-07-13
    • 文件大小：183296
    • 提供者：weixin_38666208

  1. 硬件工程师谈高速PCB信号走线规则TOP9

  2. 在高速的PCB设计中，时钟等关键的高速信号线，走线需要进行屏蔽处理，如果没有屏蔽或只屏蔽了部分，都会造成EMI的泄漏。建议屏蔽线，每1000mil，打孔接地。

  3. 所属分类：其它

    • 发布日期：2020-07-20
    • 文件大小：51200
    • 提供者：weixin_38643407

  1. 一种FPGA时钟信号自激产生的方法

  2. 现今的FPGA设计大多采用时序逻辑，需要时钟网络才能工作，通常情况下，时钟通过外部晶体振荡器产生。虽然大多数情况下使用外部晶振是最好的选择，然而，石英晶振对温度漂移敏感，且易碎，对于一些恶劣场合，如导引头制导电路，温度骤变和高速振荡使得应尽量避免使用晶体振荡器。本文主要研究如何通过FPGA内部延迟单元构建闭合组合逻辑链产生自激振荡，从而产生时钟信号，并通过内部PLL锁相环获得倍分频时钟的方法。该方法可用于应避免使用时钟的场合下代替外部晶体振荡器使用。

  3. 所属分类：其它

    • 发布日期：2020-07-31
    • 文件大小：63488
    • 提供者：weixin_38702726

  1. 如何实现高速时钟信号的差分布线？

  2. 在高速设计中，如何解决信号的完整性问题？差分布线方式是如何实现的？对于只有一个输出端的时钟信号线，如何实现差分布线？

  3. 所属分类：其它

    • 发布日期：2020-08-14
    • 文件大小：46080
    • 提供者：weixin_38529486

  1. 改善高速ADC时钟信号的秘籍

  2. 您在使用一个高速模数转换器(ADC)时，总是期望性能能够达到产品说明书载明的信噪比(SNR)值，这是很正常的事情

  3. 所属分类：其它

    • 发布日期：2020-08-27
    • 文件大小：104448
    • 提供者：weixin_38595689

  1. 如何改善高速ADC时钟信号

  2. 低抖动时钟器件充其量有宣称的1微微秒抖动规范，或者您也可以从一个FPGA生成同样较差的时钟信号。这会使得高速ADC产生SNR误差问题包括ADC量化噪声、差分非线性(DNL)效应、有效转换器内部输入噪声和抖动。利用方程式1中的公式，您可以确定抖动是否有问题，公式给出了外部时钟和纯ADC抖动产生的ADC SNR误差。

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：93184
    • 提供者：weixin_38686080

  1. 改善高速ADC时钟信号的方法

  2. 您在测试ADC的SNR时，您可能会连接一个低抖动时钟器件到转换器的时钟输入引脚，并施加一个适度低噪的输入信号。如果您并未从您的转换器获得SNR产品说明书标称性能，则说明存在一些噪声误差源。如果您确信您拥有低噪声输入信号和一种较好的布局，则您的输入信号频率以及来自您时钟器件抖动的组合可能就是问题所在。您会发现“低抖动”时钟器件适合于大多数ADC应用。但是，如果ADC的输入频率信号和转换器的SNR较高，则您可能就需要改善您的时钟电路。

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：84992
    • 提供者：weixin_38692100

  1. 测量快速时钟的低成本方法

  2. 你可以使用一个并不昂贵的数字测试仪来测量高达数百兆赫兹的频率。   　　当需要测量一个高速时钟信号频率的时候，你也许会寻找一个昂贵的机架固定式盒状装置来完成这一任务。但如果不是针对非常高的频率，你可以尝试使用廉价的数字测试仪的数字采样能力，配合上一些DSP函数库来完成同样的目标。本文就教你怎样做到这一点。 　　被曲解的奈奎斯特(Nyquist)理论 　　现有的采样理论使绝大多数人相信，你的采样频率必须至少达到你希望测量的最高频率的两倍以上，这意味着如果你想要捕获一个160

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：177152
    • 提供者：weixin_38589812

  1. 电子测量中的使用低价位仪器测试高速时钟

  2. 当你需要测量高速时钟频率时，可能选择价位昂贵的台面仪器。而实际上，使用低价位数字测试仪器的数字捕获能力，再加上一些DSP软件函数即可测试高速时钟。下文介绍了具体的实现办法。 奈奎斯特定律的混叠 我们都相信，取样原理称，取样频率必须比被测最高频率高两倍。例如，当捕获160MHz的时钟，就要用320MHz以上的频率。如果使用33.333MHz取样器捕捉160MHz时钟，例如Nextest Marerick公司的数字捕捉仪，则时钟信号必然会出现混叠，或者可能得到另一个较低的频率。 一个160MHz时钟

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：91136
    • 提供者：weixin_38675967

  1. 全光高速同步时钟信号的产生

  2. 采用2.5GHz光脉冲序列作为低速时钟,将其注入一含半导体光放大器(SOA)的锁模光纤激光器中,利用SOA的交叉增益调制效应,采用有理数谐波锁模技术,产生了2～7倍同步群路时钟信号.利用这一技术可以为未来高速光时分复用(OTDM)通信网络中心处理单元提供同步控制时钟.

  3. 所属分类：其它

    • 发布日期：2021-02-11
    • 文件大小：223232
    • 提供者：weixin_38683895

  1. 激光放大器恢复高速时钟信号

  2. 激光放大器恢复高速时钟信号

  3. 所属分类：其它

    • 发布日期：2021-02-11
    • 文件大小：591872
    • 提供者：weixin_38691199

  1. 9大硬件工程师谈高速PCB信号走线规则

  2. 规则一：高速信号走线屏蔽规则 在高速的PCB设计中，时钟等关键的高速信号线，走线需要进行屏蔽处理，如果没有屏蔽或只屏蔽了部分，都会造成EMI的泄漏。建议屏蔽线，每1000mil，打孔接地。 图1 高速信号线 规则二：高速信号的走线闭环规则 由于PCB板的密度越来越高，很多PCB LAYOUT工程师在走线的过程中，很容易出现一种失误，即时钟信号等高速信号网络，在多层的PCB走线的时候产生了闭环的结果，这样的闭环结果将产生环形天线，增加E

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：304128
    • 提供者：weixin_38622983

  1. 硬件工程师谈高速PCB信号走线规则TOP9

  2. 规则一：高速信号走线屏蔽规则　　在高速的设计中，时钟等关键的高速信号线，走线需要进行屏蔽处理，如果没有屏蔽或只屏蔽了部分，都会造成EMI的泄漏。建议屏蔽线，每1000mil，打孔接地。　　图1 高速信号线　　规则二：高速信号的走线闭环规则　　由于板的密度越来越高，很多 LAYOUT工程师在走线的过程中，很容易出现一种失误，即时钟信号等高速信号网络，在多层的PCB走线的时候产生了闭环的结果，这样的闭环结果将产生环形天线，增加EMI的辐射强度。　　图2 闭环规则　　规则三：高速信号的走线开环规则　　

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：178176
    • 提供者：weixin_38559346

  1. PCB高速设计信号完整性5个经验

  2. 在高速PCB电路设计过程中，经常会遇到信号完整性问题，导致信号传输质量不佳甚至出错。那么如何区分高速信号和普通信号呢?很多人觉得信号频率高的就是高速信号，实则不然。我们知道任何信号都可以由正弦信号的N次谐波来表示，而信号的频率或者信号带宽才是衡量信号是否是高速信号的标准。 　　1、隔离一块PCB板上的元器件有各种各样的边值(edge rates)和各种噪声差异。对改善SI直接的方式就是依据器件的边值和灵敏度，通过PCB板上元器件的物理隔离来实现。 　　图1是一个实例。在例子中，供电电源、数字

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：183296
    • 提供者：weixin_38653664

  1. 高速PCB信号走线规则

  2. 高速信号走线屏蔽规则　　在高速的 PCB 设计中，时钟等关键的高速信号线，走线需要进行屏蔽处理，如果没有屏蔽或只屏蔽了部分，都会造成 EMI 的泄漏。建议屏蔽线，每 1000mil，打孔接地。　　规则二　　高速信号的走线闭环规则　　由于 PCB 板的密度越来越高，许多 PCB LAYOUT 工程师在走线的过程中，较容易出现一种失误，即时钟信号等高速信号网络，在多层的 PCB 走线的时候产生了闭环的结果，这样的闭环结果将产生环形天线，增加 EMI 的辐射强度。　　规则三　　高速信号的走线开环规则　

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：81920
    • 提供者：weixin_38689191
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