您好,欢迎光临本网站![请登录][注册会员]  

搜索资源列表

  1. 哈夫曼编/译码器 二叉树、树、森林的表示及操作

  2. 一、问题描述 利用哈夫曼编码进行通信可以大大提高1言道利用率,缩短信息传速时间,降低传输成本。但是.这要求在发送端通过一个编码系统对待传数据预先编码.在接收端将传来的数据进行译码(复原)。对于双工信道(即可以双向传输俏息的信道),每端都需要一个完整的编/译码系统。试为这样的信息收发站写一个哈夫曼码的编/译码系统。 二、基本要求 一个完挂的系统应具有以下功能: (1) I:初始化(Initialization).从终端读入字符集大小n,以及n个字符和二个权值.建立哈夫曼树.井将它存于文件卜主怕丁
  3. 所属分类:C

    • 发布日期:2009-05-09
    • 文件大小:2048
    • 提供者:lisheng509
  1. 哈夫曼编码译码器的源代码

  2. 根据哈夫曼编码的算法,来实现将字符编码为相应的01编码,也可以将01编码转化为相应的字符编码。 此代码在实现时还要建立若干的文件: 1)建立一个存放要编码的字符文件.in。 2)建立一个存放编码后存放01编码的文件.out。 3)建立一个存放根据字符的权值建立的哈夫曼树的信息的文件.out。 4)建立一个存放译码后的信息的存储文件.out。
  3. 所属分类:其它

    • 发布日期:2009-05-27
    • 文件大小:3072
    • 提供者:kuangren2009
  1. VHDL实验段数码管译码器设计与实现

  2. 一.实验目的 1. 掌握7段数码管译码器的设计与实现 2. 掌握模块化的设计方法 二.实验内容 设计一个7段数码管译码器,带数码管的4位可逆计数器 [具体要求] 1. 7段数码管译码器 使用拨码开关SW3, SW2, SW1, SW0作为输入,SW3为高位,SW0为低位。 将输出的结果在HEX1,HEX0显示。当输入为‘0000’~‘1111’显示为00~15, 2. 带数码管的4位可逆计数器 将实验三的结果在数码管上显示。结合上次实验,将4位可逆计数器,数码管显示,分别作为两个子模块,实现在
  3. 所属分类:专业指导

    • 发布日期:2010-03-31
    • 文件大小:1024
    • 提供者:woshishuiaabbb
  1. 哈夫曼编/译码器I:初始化(Initialization)。E:编码(Encoding)。D:译码(Decoding)。P:印代码文件(Print)。T:印哈夫曼树(Tree Printing)。

  2. (1)I:初始化(Initialization)。从终端读入字符集大小n,以及n个字符和n个权值,建立哈夫曼树,并将它存于文件hfmTree中。 (2)E:编码(Encoding)。利用已建好的哈夫曼树(如不在内存,则从文件htmTree中读入),对文件ToBeTran中的正文进行编码,然后将结果存入文件CodeFile中。 (3)D:译码(Decoding)。利用已建好的哈夫曼树将文件CodeFile中的代码进行译码,结果存入文件TextFile中。 (4)P:印代码文件(Print)。将文
  3. 所属分类:C

    • 发布日期:2010-06-09
    • 文件大小:633856
    • 提供者:peak5154411
  1. 在MAX+PLUS II中,采用LPM图元设计一个4-16译码器,采用基本门电路设计一个一位的全加器

  2. 1.在图形编辑器中采用LPM图元设计一个4-16译码器,以decoder16.gdf命名保存。将器件设定为EPM7128LC84-6。输入D、C、B、A绑定到10,11,12,13管脚,输出Y0….Y15按顺序绑定到60至75管脚。进行波形仿真,验证功能正确。分析节点A到节点y15的最短延时。 2.在图形编辑器中,采用基本门电路设计一个一位的全加器,以FADDER.gdf命名保存。器件设定为EPM7128LC84-6。输入Ain、Bin、Cin(进位输入)分别绑定到Pin21、22、23,输出
  3. 所属分类:嵌入式

    • 发布日期:2010-07-05
    • 文件大小:64512
    • 提供者:bi_qianyu
  1. 在MAX+PLUS II中,设计一个半加器和或门、4-16译码器和4位向量乘法器

  2. 1.利用文本编辑器和VHDL语言设计一个半加器和或门,将其定义成Symbol图元,在图形编辑器中利用这些Symbol将其设计成一个全加器。下载到CPLD芯片中,接入输入电平信号和输出LED显示器,通电验证并抄写其真值表。 2.利用VHDL语言设计一个4-16译码器,下载后实现。 3.利用VHDL语言设计一个4位向量乘法器,下载后实现。
  3. 所属分类:嵌入式

    • 发布日期:2010-07-05
    • 文件大小:363520
    • 提供者:bi_qianyu
  1. 2-4译码器设计报告

  2. 2-4译码器设计报告 利用QuartusII软件功能进行仿真分析,含实验目的,内容,步骤,等!
  3. 所属分类:嵌入式

    • 发布日期:2010-09-05
    • 文件大小:345088
    • 提供者:huhehaote315
  1. Huffman编/译码器C语言代码

  2. 利用哈夫曼编码进行信息通信可以大大提高信道利用率,缩短信息传输时间,降低传输成本。但是,这要求在发送端通过一个编码系统对待传数据预先编码,在接收端将传来的数据进行译码(复原)。对于双工信道(即可以双向传输信息的信道),每端都需要一个完整的编/译码系统。试为这样的信息收发站写一个哈夫曼编/译码系统。 [基本要求] 一个完整的系统应具有以下功能: (1)I:初始化(Initialization)。从终端读入字符集大小n,以及n个字符和n个权值,建立哈夫曼树,并将它存于文件hfmTree中。 (2)
  3. 所属分类:C

    • 发布日期:2010-12-13
    • 文件大小:12288
    • 提供者:ken0804
  1. 霍夫曼编译码器程序代码

  2. 系统具有以下功能: (1)I:初始化(Initialization)。从终端读入字符集大小n,以及n个字符和n个权值,建立哈夫曼树,并将它存于文件hfmTree中。 (2)E:编码(Encoding)。利用已建好的哈夫曼树(如不在内存,则从文件htmTree中读入),对文件ToBeTran中的正文进行编码,然后将结果存入文件CodeFile中。 (3)D:译码(Decoding)。利用已建好的哈夫曼树将文件CodeFile中的代码进行译码,结果存入文件TextFile中。 (4)P:印代码文件
  3. 所属分类:专业指导

    • 发布日期:2010-12-29
    • 文件大小:10240
    • 提供者:lijian2113
  1. 卷积码编译码器的VHDL 设计

  2. 由于卷积码具有较好的纠错性能,因而在通信系统中被广泛使用。采用硬件描述语言 VerilogHDL 或VHDL 和FPGA(Field Programmable Gate Array——现场可编程门阵列)进 行数字通信系统设计,可在集成度、可靠性和灵活性等方面达到比较满意的效果[1,2]。 文献[3] 以生成矩阵G=[101,111]的(2,1,3)卷积码为例,介绍了卷积码编码器的原理 和VerilogHDL 语言的描述方式;文献[4] 采用VerilogHDL 语言,对(2,1,7)卷积码的V
  3. 所属分类:IT管理

    • 发布日期:2011-06-09
    • 文件大小:226304
    • 提供者:xiaohangjiayou
  1. 数据结构课程设计哈夫曼编\译码器

  2. 题目的基本要求是: 1.初始化,键盘输入字符集大小n,n个字符和n个权植,建立哈夫曼树。 2.编码,利用建好的huffman树生成huffman编码; 3.输出编码; 4.译码功能; 5.字符和频度如下: 字符 空格 A B C D E F G H I J K L M N O P Q 频度 186 64 13 22 32 103 21 15 47 57 1 2 32 20 57 63 15 1 字符 R S T U V W X Y Z 频度 48 51 80 23 8 18 1 16
  3. 所属分类:C

    • 发布日期:2011-07-06
    • 文件大小:124928
    • 提供者:sms0101
  1. VHDL行为级描述的译码器设计

  2. 标准的2-4线译码器VHDL语言行为级描述设计,这个设计包含的工程文件通过ISE编译综合,经过仿真证明准确无误。
  3. 所属分类:硬件开发

    • 发布日期:2011-10-29
    • 文件大小:945152
    • 提供者:cicadasound
  1. VHDL数据流描述的译码器设计

  2. 标准的2-4线译码器VHDL语言数据流描述设计,这个设计包含的工程文件通过ISE编译综合,经过仿真证明准确无误。
  3. 所属分类:硬件开发

    • 发布日期:2011-10-29
    • 文件大小:1048576
    • 提供者:cicadasound
  1. VHDL结构级描述的译码器设计

  2. 标准的2-4线译码器VHDL语言结构级描述设计,这个设计包含的工程文件通过ISE编译综合,经过仿真证明准确无误。
  3. 所属分类:硬件开发

    • 发布日期:2011-10-29
    • 文件大小:965632
    • 提供者:cicadasound
  1. 16*8的rom,可实现简单加减运算

  2. 本资源采用VHDL语言实现16*8的rom,能实现简单的加减运算,并且附有报告!只需修改一下少部分内容即可!
  3. 所属分类:嵌入式

    • 发布日期:2011-12-31
    • 文件大小:1048576
    • 提供者:zhang_lei21
  1. 译码器2-4的mdelsim实现以及tcl命令仿真.docx

  2. 本文介绍了2-4译码器的modelsim实现,文档中包含代码,仿真结果。作者亲测代码无bug,内容详细,易于理解,适合初学者。本文还采用了do文件的仿真方式,即写tcl命令的方式,配合译码器这一例子,加深对tcl命令方式进行仿真的理解。
  3. 所属分类:嵌入式

    • 发布日期:2020-02-13
    • 文件大小:227328
    • 提供者:xiaonainai1
  1. 2-4译码器.ms10

  2. 利用Multisim10设置一个2-4译码器,只用非门和三输入与门;利用Multisim10设置一个2-4译码器,只用非门和三输入与门;利用Multisim10设置一个2-4译码器,只用非门和三输入与门
  3. 所属分类:教育

    • 发布日期:2020-06-23
    • 文件大小:86016
    • 提供者:NoHairNoHair
  1. 高速率低延时Viterbi译码器的设计与实现

  2. 在Vitebi译码器的实现中,由于路径存储方式的不同分为回溯和寄存器交换模式,效果是延时与资源消耗一般只能二取其一,互为矛盾。采取3~6长度的RE-寄存器交换,混合回溯模式,极大地减少了回溯时间,并减少了路径存储空间需求,付出的代价是每ACS增加2~5 LUT;再结合其他Viterbi译码器优化算法,如分支度量一次计算,每ACS查找——即4选1等措施,实现了高吞吐量(340 Mb/s)、低延时、低资源消耗的全并行Viterbi译码器。
  3. 所属分类:其它

    • 发布日期:2020-10-15
    • 文件大小:373760
    • 提供者:weixin_38738783
  1. 基于FPGA的结构改进型(2,1,4)维特比译码器

  2. 在资源受限的处理器中实现高性能的Viterbi译码算法是近年来研究的热点。基于XC6SLX16-2CSG324型FPGA处理器,在资源有限情况下,为兼顾Viterbi译码时延与资源消耗的问题,提出了一种结构改进算法。在传统Viterbi译码算法基础上,首先通过最大限度地预定义存储路径度量值的寄存器,达到控制路径度量值的目的,其次采用步进式幸存路径信息存储结构,完成幸存路径信息的存储,简化译码器硬件实现复杂度,减小译码时延和资源消耗。通过ISE Design Suite 14.7平台,对回溯深度为
  3. 所属分类:其它

    • 发布日期:2020-10-15
    • 文件大小:572416
    • 提供者:weixin_38597889
  1. 吉比特平衡加选延比式维特比译码器设计

  2. 针对60 GHz无线个域网,提出了一种平衡加选延比式维特比译码架构,打破了原有维特比译码器的速率瓶颈。基于该推荐架构,实现了一种8路并行基-2(3,1,7)维特比译码器。在TSMC.13 CMOS工艺下,该译码器以0.104 nJ/bit和4.33 mm2的能耗资源花销,实现了高达4 Gb/s的吞吐率。
  3. 所属分类:其它

    • 发布日期:2020-10-17
    • 文件大小:415744
    • 提供者:weixin_38517728
« 12 3 4 5 6 7 8 9 10 ... 16 »