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搜索资源列表

  1. 74系列芯片资料 74564 TTL 八位三态反相输出D触发器

  2. 4系列芯片功能大全 7400 TTL 2输入端四与非门 7401 TTL 集电极开路2输入端四与非门 7402 TTL 2输入端四或非门 7403 TTL 集电极开路2输入端四与非门 7404 TTL 六反相器 7405 TTL 集电极开路六反相器 7406 TTL 集电极开路六反相高压驱动器 7407 TTL 集电极开路六正相高压驱动器 7408 TTL 2输入端四与门 7409 TTL 集电极开路2输入端四与门 7410 TTL 3输入端3与非门 74107 TTL 带清除主从双J-K触发

  3. 所属分类：嵌入式

    • 发布日期：2009-05-02
    • 文件大小：122880
    • 提供者：codychang

  1. 74系列IC带管脚图

  2. 4系列芯片功能大全 7400 TTL 2输入端四与非门 7401 TTL 集电极开路2输入端四与非门 7402 TTL 2输入端四或非门 7403 TTL 集电极开路2输入端四与非门 7404 TTL 六反相器 7405 TTL 集电极开路六反相器 7406 TTL 集电极开路六反相高压驱动器 7407 TTL 集电极开路六正相高压驱动器 7408 TTL 2输入端四与门 7409 TTL 集电极开路2输入端四与门 7410 TTL 3输入端3与非门 74107 TTL 带清除主从双J-K触发

  3. 所属分类：嵌入式

    • 发布日期：2009-07-26
    • 文件大小：703488
    • 提供者：yan131423yong

  1. 74系列芯片名称及解释

  2. 74系列芯片名称及解释 型号 内容 ---------------------------------------------------- 74ls00 2输入四与非门 74ls01 2输入四与非门 (oc) 74ls02 2输入四或非门 74ls03 2输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动 器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09

  3. 所属分类：嵌入式

    • 发布日期：2009-07-27
    • 文件大小：11264
    • 提供者：txwlltt

  1. EDA 技术实用教程

  2. 目 录 第1 章 概述.......................................................................................................................... 1 1.1 EDA 技术及其发展................................................................................................ 1

  3. 所属分类：硬件开发

    • 发布日期：2009-08-24
    • 文件大小：6291456
    • 提供者：sfhgky

  1. 74LS系列集成块功能介绍

  2. 74LS系列集成块功能介绍 74ls00 2输入四与非门 74ls01 2输入四与非门 (oc) 74ls02 2输入四或非门 74ls03 2输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09 2输入四与门(oc) 74ls10 3输入三与非门 74ls11 3输入三与门 74ls12 3输入三与非门 (oc

  3. 所属分类：其它

    • 发布日期：2010-03-29
    • 文件大小：14680064
    • 提供者：xue041480

  1. EDA—EDA技术实用教程(pdf影印)

  2. 学习VHDL和FPGA的经典资料 第 1 章 概述 1.1 EDA 技术及其发展 1.2 EDA 技术实现目标 1.3 硬件描述语言VHDL 1.4 VHDL 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2

  3. 所属分类：硬件开发

    • 发布日期：2010-06-07
    • 文件大小：8388608
    • 提供者：zt839486421

  1. EDA—EDA技术实用教程

  2. 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2 ASIC 及其设计流程 2.2.1 ASIC 设计方法 2.2.2 一般ASIC 设计的流程 2.3 常用EDA 工具 2.3.1 设计输入编辑器 2.3.2

  3. 所属分类：硬件开发

    • 发布日期：2010-11-19
    • 文件大小：8388608
    • 提供者：sundyqt

  1. 数字电路 全加器 全加器

  2. 相加时不考虑进位的二进制的加法则称为半加，所用的电路叫半加器。相加时考虑来自低位的进位以及向高位的进位的二进制加法则称为全加，所用的电路叫全加器。全加器的逻辑表达式为： 它有三个输入端An、Bn、Cn-1。Cn-1为低位来的进位输入端，两个输入端Cn、Sn。两个多位数相加时每一位都是带进位相加，所以必须用全加器。这时，只要依次将低一位的进位输出接到高位的进位输入，就可构成多位加法器了。74LS283是中规模集成四位二进制全加器，其引脚排列如图2.3.1所示。 全加器除完成加法运算以外，还可用来

  3. 所属分类：专业指导

    • 发布日期：2011-04-17
    • 文件大小：135168
    • 提供者：zzb13425138525

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：158720
    • 提供者：wwe12580

  1. 74系列芯片介绍

  2. L BCD—7段15V输出译码/驱动器 74248 TTL BCD—7段译码/升压输出驱动器 74249 TTL BCD—7段译码/开路输出驱动器 74251 TTL 三态输出8选1数据选择器/复工器 74253 TTL 三态输出双4选1数据选择器/复工器 74256 TTL 双四位可寻址锁存器 74257 TTL 三态原码四2选1数据选择器/复工器 74258 TTL 三态反码四2选1数据选择器/复工器 74259 TTL 八位可寻址锁存器/3-8线译码器 7426 TTL 2输入端高压接口

  3. 所属分类：硬件开发

    • 发布日期：2011-09-16
    • 文件大小：8192
    • 提供者：szlaowu

  1. 1位二进制全加/减器设计（实验报告）

  2. 1位二进制全加器的设计（采用原理图输入） 用原理图输入法设计一个1位二进制半加器；再用两个半加器和一个或门组成一位二进制全加器

  3. 所属分类：专业指导

    • 发布日期：2011-09-16
    • 文件大小：716800
    • 提供者：huakaiba

  1. 数电实验报告

  2. 西电数电实验 1、数字逻辑电路实验板 1块 2、74HC(LS)00（四二输入与非门） 1片 3、74HC(LS)86（四二输入异或门） 1片 4、74HC(LS)153（双四选一数据选择器） 1片 5、74HC(LS)283（4位二进制全加器） 1片

  3. 所属分类：专业指导

    • 发布日期：2012-04-14
    • 文件大小：338944
    • 提供者：cs50dn19hy

  1. 数字元器件74系列各种器件简介

  2. 常用74系列功能介绍： 7400 TTL 2输入端四与非门 7401 TTL 集电极开路2输入端四与非门 7402 TTL 2输入端四或非门 7403 TTL 集电极开路2输入端四与非门 7404 TTL 六反相器 7405 TTL 集电极开路六反相器 7406 TTL 集电极开路六反相高压驱动器 7407 TTL 集电极开路六正相高压驱动器 7408 TTL 2输入端四与门 7409 TTL 集电极开路2输入端四与门 7410 TTL 3输入端3与非门 74107 TTL 带清除主从双J-K

  3. 所属分类：教育

    • 发布日期：2012-10-07
    • 文件大小：30408704
    • 提供者：zzsok

  1. 1位二进制全加器实验

  2. 里面又1位二进制全加器的所以制作 是一个完整的1位二进制全加器 还有程序 和具体实验过程

  3. 所属分类：专业指导

    • 发布日期：2008-11-04
    • 文件大小：190464
    • 提供者：sale888

  1. mulitisim的仿真软件的测试多种芯片

  2. 1.用与非门74LS00和异或门74LS86设计一个1位二进制全加器 2.用或非门74LS02构成一个基本SR锁存器 3.用集成D触发器74LS74和异或门74LS86构成一个T触发器 4.用集成JK触发器74LS112设计一个同步的3进制计数器，要求写出详细的设计过程 5.用集成计数器74LS161和与非门电路74LS20采用反馈清零法设计一个模7的计数器 6.用集成计数器74LS161和与非门电路74LS20采用反馈置数法设计一个模8的计数器（要求显示后8种状态10001001…1010

  3. 所属分类：讲义

    • 发布日期：2016-01-05
    • 文件大小：1048576
    • 提供者：qq_24091613

  1. 74HC系列PDF资料

  2. 74HC253 双4选1数据选择器（三态） 74HC257 四2选1数据选择器（三态） 74HC259 8位可寻址锁存器 74HC266 四2输入异或非门（OC） 74HC273 八D型触发器（带清除端） 74HC279 四R—S锁存器 74HC280 9位奇偶数产生器/校验器 74HC283 4位二进制全加器（带超前进位） 74HC298 4位2选1数据选择器 74HC365 六缓冲器/总线驱动（同相） 74HC366 六缓冲器/总线驱动（反相） 74HC367 六缓冲器/总线驱动（同相）

  3. 所属分类：其它

    • 发布日期：2008-11-26
    • 文件大小：1048576
    • 提供者：hcj0205

  1. 数字电子技术实验连接图-电路模拟仿真软件MULTISIM V10.0平台

  2. 内含电路模拟仿真软件MULTISIM V10.0平台下的逻辑门、半加器、全加器、三变量多数表决器、四变量多数表决器、1位二进制数比较器的电路连接图，供大家参考学习。

  3. 所属分类：讲义

    • 发布日期：2019-08-15
    • 文件大小：98566144
    • 提供者：qq_41234218

  1. 基本的二进制加法/减法器

  2. 两个二进制数字Ai,Bi和一个进位输入Ci相加,产生一个和输出Si,以及一个进位输出Ci＋1。表2-2中列出一位全加器进行加法运算的输入输出真值表。根据表2-2所示的真值表,三个输入端和两个输入端可按如下逻辑方程进行联系：Si＝Ai⊕Bi⊕CiCi＋1＝AiBi＋BiCi＋CiAi表2-2一位全加器真值表      输入输出AiBiCiSiCi＋10000000110010100110110010101011100111111　按此表达式组成的一位全加器(FA)的逻辑结构见图2-4(a)。图2-

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：77824
    • 提供者：weixin_38538950

  1. 多位数加法器

  2. 串行进位加法器图3-12为四位串行进位加法器的逻辑框图。这种加法器的构成比较简单，只需把四个全加器串联起来即可，S0—最低位和数，…，S4—最高位和数。1.低位全加器的进位输出连到相邻高位全加器的进位输入。2.最低位全加器的进位端CI应当接0。这种加法器虽然各位相加是并行的，但其进位信号是由低位向高位逐级传递的，因此运算速度较慢。超前进位加法器为了提高加法器速度，在逻辑设计上采用了先行进位的方法。图3-13为四位二进制超前进位加法器CT74LS283的简化逻辑符号。A3～A0和B3～B0是四位加

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：29696
    • 提供者：weixin_38660579

  1. 基于全加器的逻辑判别电路设计

  2. 全加器是实现算术加法运算的基本器件，常规使用是构成1位或多位二进制数算术加法运算电路。本文探讨了对全加器进行逻辑功能扩展的方法，目的是探索全加器进行非常规使用改变应用方向的逻辑设计技术，即用多个一位全加器组合、连接构成对多个输入量算术加运算电路，输入变量中1的个数不同，相加的结果也就不同，在相加结果的基础上再进行多数表决、奇偶数判别等逻辑判别电路的设计。所述方法的创新点是提出了全加器改变应用方向的逻辑设计方法。

  3. 所属分类：其它

    • 发布日期：2021-01-28
    • 文件大小：790528
    • 提供者：weixin_38699551
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