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搜索资源列表

  1. 1位全加器vhdl的全方式描述

  2. vhdl 一位全加器 行为描述 数据流描述 结构描述

  3. 所属分类：专业指导

    • 发布日期：2009-10-28
    • 文件大小：1024
    • 提供者：wxz87

  1. 用原理图输入法设计8位全加器

  2. 一个八位全加器可以有7个1位全加器和1个半加器构成，加法器间的进位可以串行的方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输出信号cin相连。而一个1位全加器可由半加器来完成。

  3. 所属分类：专业指导

    • 发布日期：2009-11-17
    • 文件大小：578560
    • 提供者：tzd529585047

  1. vhdl程序有关全加器

  2. 利用半加器生成全加器，再构成四位加法器 IF (CLK'EVENT AND CLK='1') THEN IF NUM=3 THEN NUM<=0; ELSE NUM<=NUM+1; END IF;

  3. 所属分类：其它

    • 发布日期：2010-03-17
    • 文件大小：439
    • 提供者：dzddb

  1. VHDL 原理图编辑8位全加器实验报告

  2. VHDL原理图编辑，从半加器到1位全加器，在到8位全加器，详尽设计流程，包括原理图，仿真图形，波形分析，实验总结与体会

  3. 所属分类：嵌入式

    • 发布日期：2010-03-19
    • 文件大小：891904
    • 提供者：qiuanchong

  1. 实验1、1位全加器原理图输入设计

  2. 1.掌握全加器的工作原理； 2.掌握全加器的原理图输入设计方法； 3.学会MAX+PLUSII的时序波形仿真方法； 4.了解VHDL设计初步。

  3. 所属分类：嵌入式

    • 发布日期：2010-06-07
    • 文件大小：115712
    • 提供者：huanghaoting

  1. 在MAX+PLUS II中，采用LPM图元设计一个4-16译码器，采用基本门电路设计一个一位的全加器

  2. 1.在图形编辑器中采用LPM图元设计一个4-16译码器，以decoder16.gdf命名保存。将器件设定为EPM7128LC84-6。输入D、C、B、A绑定到10,11,12,13管脚，输出Y0….Y15按顺序绑定到60至75管脚。进行波形仿真，验证功能正确。分析节点A到节点y15的最短延时。 2.在图形编辑器中，采用基本门电路设计一个一位的全加器，以FADDER.gdf命名保存。器件设定为EPM7128LC84-6。输入Ain、Bin、Cin（进位输入）分别绑定到Pin21、22、23，输出

  3. 所属分类：嵌入式

    • 发布日期：2010-07-05
    • 文件大小：64512
    • 提供者：bi_qianyu

  1. 8位全加器，verilog实现

  2. 8位全加器，实现加法减法。sub为0做加法，sub为1做减法

  3. 所属分类：专业指导

    • 发布日期：2010-08-14
    • 文件大小：2048
    • 提供者：tonypeng030409

  1. EDA技术 实验报告

  2. 实验一 用原理图输入方法设计8位全加器 1．实验目的和要求 本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的原理图输入方法, 层次化设计的方法等内容。其目的是通过一个8位全加器的设计熟悉EDA软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD进行编程下载，硬件验证自己的设计项目。 2．实验原理 1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor为同或符合，相同为1，不同为0）来实现。先设计

  3. 所属分类：硬件开发

    • 发布日期：2010-12-25
    • 文件大小：448512
    • 提供者：inmyeye

  1. 数字电路 全加器 全加器

  2. 相加时不考虑进位的二进制的加法则称为半加，所用的电路叫半加器。相加时考虑来自低位的进位以及向高位的进位的二进制加法则称为全加，所用的电路叫全加器。全加器的逻辑表达式为： 它有三个输入端An、Bn、Cn-1。Cn-1为低位来的进位输入端，两个输入端Cn、Sn。两个多位数相加时每一位都是带进位相加，所以必须用全加器。这时，只要依次将低一位的进位输出接到高位的进位输入，就可构成多位加法器了。74LS283是中规模集成四位二进制全加器，其引脚排列如图2.3.1所示。 全加器除完成加法运算以外，还可用来

  3. 所属分类：专业指导

    • 发布日期：2011-04-17
    • 文件大小：135168
    • 提供者：zzb13425138525

  1. EDA技术实验教案（全加器。十进制频率计。数字秒表。。。}

  2. EDA技术实验教案 实验一　1位全加器原理图输入设计 实验五　4位十进制频率计VHDL文本输入设计 实验七　数字秒表VHDL文本输入设计 实验八　 交通灯信号控制器VHDL文本输入设计

  3. 所属分类：专业指导

    • 发布日期：2011-06-05
    • 文件大小：640000
    • 提供者：shzhf0824

  1. 数字逻辑实验一位全加器

  2. 实验名称：一位全加器（综合验证性） 一、目的与要求 1、熟悉组合逻辑电路，通过用门电路构成一位全加器组合逻辑电路。掌握组合逻辑电路的基本概念，组合逻辑电路的结构。 2、通过用门电路构成一位全加器组合逻辑电路。能够正确构成的一位全加器组合逻辑电路。

  3. 所属分类：专业指导

    • 发布日期：2011-12-23
    • 文件大小：164864
    • 提供者：lonlyboy123

  1. FPGA 八位全加器

  2. FPGA八位全加器 [02033001]1位全加器原理图输入设计(现代电子)

  3. 所属分类：硬件开发

    • 发布日期：2008-10-14
    • 文件大小：628736
    • 提供者：xuehui869

  1. 1位二进制全加器实验

  2. 里面又1位二进制全加器的所以制作 是一个完整的1位二进制全加器 还有程序 和具体实验过程

  3. 所属分类：专业指导

    • 发布日期：2008-11-04
    • 文件大小：190464
    • 提供者：sale888

  1. 使用Verilog编写的由半加器构成的16位全加器

  2. 综述：使用Verilog编写的由半加器构成的16位全加器。 该16位的全加器采用结构化设计，由4个4位的全加器构成；4位全加器由4个1位的全加器构成；1位全加器由2个半加器和1个与门构成。 上述文件包含所有的源代码。 以上为个人所写，供大家学习参考使用。

  3. 所属分类：硬件开发

    • 发布日期：2018-07-27
    • 文件大小：1024
    • 提供者：qq_31799983

  1. 4位全加器设计

  2. 其中CIN表示输入进位位，COUT表示输出进位位，输入A和B分别表示加数和被加数。输出SUM＝A＋B＋CIN，当SUM大于15时，COUT置‘1’。 设计过程中可以首先采用文本编辑方法设计1位全加器，而后通过多个1位全加器采样图形输入方法级联实现4位全加器设计。也可以根据输出与输入的逻辑关系写出其布尔代数式，根据布尔代数式用基本逻辑门实现全加器。

  3. 所属分类：软件测试

  1. EDA一位全加器在FPGA上的实现.docx

  2. EDA一位全加器在FPGA上的实现。学习用 Verilog HDL 语言以不同方式来描述 1 位全加器及电路设的计仿真和硬件测试。

  3. 所属分类：专业指导

    • 发布日期：2019-07-17
    • 文件大小：2097152
    • 提供者：zhuxy_123

  1. 四位全加全减器

  2. 四位全加全减器实现 library IEEE;--四位全加全减器(复用加法器) use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all;--要用信号加法,要加此句 entity AM is port( Flag:in std_logic;--1为减法 0为加法 Cin :in std_logic;--进位(借位)输入 A,B :in std_logic_vector(3 downto 0);--A为加(减)数,B为

  3. 所属分类：其它

    • 发布日期：2012-05-04
    • 文件大小：151552
    • 提供者：zhangqinguili

  1. 组合逻辑电路实验（全加器、监测信号灯、简单电话程控）

  2. Mutisim源文件，包含1、全加器实验 （1）按照组合逻辑电路的一般设计步骤，用与非门、异或门实现一位全加器。 （2）用74×138和四输入的与非门实现的全加器 2、设计一个监测信号灯工作状态的逻辑电路，每一组信号灯由红、黄、绿三盏构成，其正常工作状态如图所示，其余状态为故障状态，故障状态时要发出报警信号。 用74LS151和74LS138组成8通道传输系统（简单电话程控系统）。

  3. 所属分类：嵌入式

    • 发布日期：2020-12-04
    • 文件大小：381952
    • 提供者：Constantiny

  1. SRAMFPGAMuxTree结构模型的可容错全加器设计

  2. 摘要：在SRAM FPGA的MuxTree结构模型的基础上，进行了一个具有容错功能的一位全加器的设计和实现。文中介绍了MuxTree结构模型的原理，并给出了基于该结构模型容错全加器的设计过程及系统逻辑构成。同时，对该容错系统进行了功能和时序仿真，验证了MuxTree结构容错系统的可行性。 关键词：MuxTree；全加器；容错系统 中图分类号：TP302 文献标识码：A 文章编号：1003-353X(2003)05-0061-04 1 MuxTree结构模型的原理 MuxTree

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：81920
    • 提供者：weixin_38738783

  1. 基于全加器的逻辑判别电路设计

  2. 全加器是实现算术加法运算的基本器件，常规使用是构成1位或多位二进制数算术加法运算电路。本文探讨了对全加器进行逻辑功能扩展的方法，目的是探索全加器进行非常规使用改变应用方向的逻辑设计技术，即用多个一位全加器组合、连接构成对多个输入量算术加运算电路，输入变量中1的个数不同，相加的结果也就不同，在相加结果的基础上再进行多数表决、奇偶数判别等逻辑判别电路的设计。所述方法的创新点是提出了全加器改变应用方向的逻辑设计方法。

  3. 所属分类：其它

    • 发布日期：2021-01-28
    • 文件大小：790528
    • 提供者：weixin_38699551
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