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搜索资源列表

  1. 74系列芯片资料 74564 TTL 八位三态反相输出D触发器

  2. 4系列芯片功能大全 7400 TTL 2输入端四与非门 7401 TTL 集电极开路2输入端四与非门 7402 TTL 2输入端四或非门 7403 TTL 集电极开路2输入端四与非门 7404 TTL 六反相器 7405 TTL 集电极开路六反相器 7406 TTL 集电极开路六反相高压驱动器 7407 TTL 集电极开路六正相高压驱动器 7408 TTL 2输入端四与门 7409 TTL 集电极开路2输入端四与门 7410 TTL 3输入端3与非门 74107 TTL 带清除主从双J-K触发

  3. 所属分类：嵌入式

    • 发布日期：2009-05-02
    • 文件大小：122880
    • 提供者：codychang

  1. 数字逻辑_4位全加器课程设计

  2. 全加器的运用是相当的广泛的,像各种各样的CPU和某些模型机，然而对于快速正确的加法器的设计是相当的重要的，所以在这次课程设计我选择对全加器的设计与实现。 一个器件需要进一步的更新换代，在我所学的知识领域里面，我认为应该需要两个方面，一个是设计，有一个好的设计，它就像一种需求一样，即使这种设计在实际上暂时无法得到应用，但是，在一定时期以后，它是可以实现的。另一个是工艺，对于一个好的设计，由于工艺还没有达到那个水平没法进行对好的设计的实现。所以在这次我使用我所学过的知识进行对这个16位全加器进行设

  3. 所属分类：专业指导

    • 发布日期：2009-05-19
    • 文件大小：285696
    • 提供者：zhaojinghls0619

  1. 74系列IC带管脚图

  2. 4系列芯片功能大全 7400 TTL 2输入端四与非门 7401 TTL 集电极开路2输入端四与非门 7402 TTL 2输入端四或非门 7403 TTL 集电极开路2输入端四与非门 7404 TTL 六反相器 7405 TTL 集电极开路六反相器 7406 TTL 集电极开路六反相高压驱动器 7407 TTL 集电极开路六正相高压驱动器 7408 TTL 2输入端四与门 7409 TTL 集电极开路2输入端四与门 7410 TTL 3输入端3与非门 74107 TTL 带清除主从双J-K触发

  3. 所属分类：嵌入式

    • 发布日期：2009-07-26
    • 文件大小：703488
    • 提供者：yan131423yong

  1. 74系列芯片名称及解释

  2. 74系列芯片名称及解释 型号 内容 ---------------------------------------------------- 74ls00 2输入四与非门 74ls01 2输入四与非门 (oc) 74ls02 2输入四或非门 74ls03 2输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动 器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09

  3. 所属分类：嵌入式

    • 发布日期：2009-07-27
    • 文件大小：11264
    • 提供者：txwlltt

  1. Verilog实例（经典135例）

  2. 很实用的Verilog实例！ 目录：王金明：《Verilog HDL程序设计教程》程序例子，带说明。 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波

  3. 所属分类：嵌入式

    • 发布日期：2009-09-08
    • 文件大小：130048
    • 提供者：kevinsjtu

  1. 组成原理课程设计（16位全加器电路的设计与实现）

  2. 是一篇关于计算机组成原理的课程设计论文， 关于16位全加器的分析和设计，可供参考

  3. 所属分类：专业指导

    • 发布日期：2009-09-10
    • 文件大小：493568
    • 提供者：naf0717

  1. 组成原理课程设计（16位全加器）

  2. 是关于计算机组成原理的课程设计， 有论文，有截图，有实验结果

  3. 所属分类：专业指导

    • 发布日期：2009-09-11
    • 文件大小：657408
    • 提供者：naf0717

  1. 在MAX+PLUS II中，采用LPM图元设计一个4-16译码器，采用基本门电路设计一个一位的全加器

  2. 1.在图形编辑器中采用LPM图元设计一个4-16译码器，以decoder16.gdf命名保存。将器件设定为EPM7128LC84-6。输入D、C、B、A绑定到10,11,12,13管脚，输出Y0….Y15按顺序绑定到60至75管脚。进行波形仿真，验证功能正确。分析节点A到节点y15的最短延时。 2.在图形编辑器中，采用基本门电路设计一个一位的全加器，以FADDER.gdf命名保存。器件设定为EPM7128LC84-6。输入Ain、Bin、Cin（进位输入）分别绑定到Pin21、22、23，输出

  3. 所属分类：嵌入式

    • 发布日期：2010-07-05
    • 文件大小：64512
    • 提供者：bi_qianyu

  1. 在MAX+PLUS II中，设计一个半加器和或门、4－16译码器和4位向量乘法器

  2. 1.利用文本编辑器和VHDL语言设计一个半加器和或门，将其定义成Symbol图元，在图形编辑器中利用这些Symbol将其设计成一个全加器。下载到CPLD芯片中，接入输入电平信号和输出LED显示器，通电验证并抄写其真值表。 2.利用VHDL语言设计一个4－16译码器，下载后实现。 3.利用VHDL语言设计一个4位向量乘法器，下载后实现。

  3. 所属分类：嵌入式

    • 发布日期：2010-07-05
    • 文件大小：363520
    • 提供者：bi_qianyu

  1. verilog HDL设计实例

  2. 【例 3.1】4 位全加器 【例 3.2】4 位计数器 【例 3.3】4 位全加器的仿真程序 【例 3.4】4 位计数器的仿真程序 【例 3.5】“与-或-非”门电路 【例 5.1】用 case语句描述的 4 选 1 数据选择器 【例 5.2】同步置数、同步清零的计数器 【例 5.4】用 initial过程语句对测试变量 A、B、C 赋值 【例 5.5】用 begin-end 串行块产生信号波形 【例 5.6】用 fork-join 并行块产生信号波形 【例 5.7】持续赋值方式定义的 2 选

  3. 所属分类：专业指导

    • 发布日期：2011-06-14
    • 文件大小：158720
    • 提供者：wwe12580

  1. 计算机组成课程设计报告_16位全加器

  2. 目的： 1. 学会使用 QuartusII 和 ModleSim 软件设计电路原理图及功能模拟。 2. 熟悉常用的74系列芯片。 3. 掌握快速进位链技术。 要求： 根据下列条件绘制门电路实现的 16 位全加器电路的原理图，并设计模拟波形图以体现全部功能。 1. 写出产生求和结果的逻辑表达式。 2. 写出利用快速进位链产生进位的逻辑表达式。 3. 实现时需要用一个时钟信号控制运算的执行，第一拍给出输入数据，第二拍给出运算控制信号，第三拍送输出数据， 然后又回到第一拍，循环往复。

  3. 所属分类：专业指导

    • 发布日期：2012-03-24
    • 文件大小：424960
    • 提供者：tinghaok

  1. 16位全加器

  2. 16位全加器的设计思路，先设计一位在设计四位，进而设计16位

  3. 所属分类：硬件开发

    • 发布日期：2014-12-27
    • 文件大小：412672
    • 提供者：thetime1993

  1. 16位先行进位加法器的设计与仿真

  2. 1. 掌握在EDA工具中进行基本逻辑组件的设计方法。 2. 运用VHDL完成半加器、或门、一位全加器和16位先行进位加法器的设计与调试。 3. 采用QUARTUS II软件设计仿真和调试完成。

  3. 所属分类：专业指导

    • 发布日期：2018-07-05
    • 文件大小：219136
    • 提供者：weixin_42617498

  1. 使用Verilog编写的由半加器构成的16位全加器

  2. 综述：使用Verilog编写的由半加器构成的16位全加器。 该16位的全加器采用结构化设计，由4个4位的全加器构成；4位全加器由4个1位的全加器构成；1位全加器由2个半加器和1个与门构成。 上述文件包含所有的源代码。 以上为个人所写，供大家学习参考使用。

  3. 所属分类：硬件开发

    • 发布日期：2018-07-27
    • 文件大小：1024
    • 提供者：qq_31799983

  1. 基于Verilog结构化建模的16位的全减器

  2. 代码是基于Verilog结构化建模的16位的全减器； 设计参考本人上传资源中16位全加器设计，16位全减器由4个4位的全减器构成；4位全减器由4个1位的全减器构成；1位全减器由2个半减器和1个异或门构成。

  3. 所属分类：硬件开发

    • 发布日期：2018-07-27
    • 文件大小：2048
    • 提供者：qq_31799983

  1. 全加器实验

  2. 全加器实验 利用拨码输入任意两个 3 位二进制数，相加结果以16进制数输出到数码管上

  3. 所属分类：嵌入式

    • 发布日期：2018-10-19
    • 文件大小：158720
    • 提供者：qq_41343715

  1. 16位BK树超前进位加法器

  2. 16位BK树超前进位加法器(carry look ahead adder)是对普通的全加器进行改良而设计成的并行加法器，主要是针对普通全加器串联时互相进位产生的延迟进行了改良

  3. 所属分类：嵌入式

    • 发布日期：2018-10-23
    • 文件大小：5120
    • 提供者：qq_39877703

  1. 16位全加器电路的设计与实验

  2. 16位全加器电路的设计与实验课程设计报告书.

  3. 所属分类：专业指导

    • 发布日期：2010-12-23
    • 文件大小：103424
    • 提供者：a286520810

  1. 16位全加器电路的设计与实现(课程设计)

  2. 16位全加器电路的设计与实现(课程设计)

  3. 所属分类：专业指导

    • 发布日期：2010-07-01
    • 文件大小：392192
    • 提供者：zysq123

  1. 16位全加器电路的设计与实现(课程设计)

  2. 16位全加器电路的设计与实现(课程设计)，希望能给大家带来方便，

  3. 所属分类：专业指导

    • 发布日期：2010-06-29
    • 文件大小：258048
    • 提供者：yy1989sg
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