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搜索资源列表

  1. EDA技术分频器程序设计

  2. ⑴使用EDA实验箱上的2Hz脉冲，进行2分频（占空比为1：2），通过波形仿真和观测实验箱上输出指示模块中的OUT1红色LED（发光二极管）的亮灭时间来验证是否符合设计要求。 ⑵使用EDA实验箱上的10Hz脉冲，进行10分频（占空比为1：2），通过波形仿真和观测实验箱上输出指示模块中的OUT1红色LED的亮灭时间来验证是否符合设计要求。 ⑶使用EDA实验箱上的5Hz脉冲，进行5分频（占空比为2：5），通过波形仿真和观测实验箱上输出指示模块中的OUT1红色LED的亮灭时间来验证是否符合设计要求。

  3. 所属分类：嵌入式

    • 发布日期：2009-05-25
    • 文件大小：832512
    • 提供者：s617015380

  1. 分频器的VHDL描述

  2. 在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。 介绍分频器的VHDL描述，在源代码中完成对时钟信号CLK的2分频，4分频，8分频，16分频。

  3. 所属分类：专业指导

  1. EDA数字分频器 EDA的分频设计

  2. EDA的分频设计 1. 四位十进制数字频率计； 2. 测量范围：1Hz～10kHz； 3. 显示时间不少于1S； 4. 具有记忆显示的功能，即在测量过程中不刷新数据，等结束后才显示测量结果，给出待测信号的频率值，并保存到下一次测量结束。

  3. 所属分类：专业指导

    • 发布日期：2009-05-29
    • 文件大小：220160
    • 提供者：ZXBzhangxiaobo

  1. 2、4、8分频电路的实现方法

  2. 分频系数较大的2N分频电路需要采用标准计数器来实现，此处的方法是直接将计数器的相应位赋给分频电路的输出信号即可实现分频功能。采用这个方法的好处是：一是不需要定义中间信号，设计简单，节约资源；二是可以避免毛刺现象的发生，从而避免了逻辑错误产生的可能性。 采用VHDL和Verilog两种语言实现的2分频、4分频和8分频。 Verilog实现方法，给出了测试文件和仿真波形。

  3. 所属分类：嵌入式

    • 发布日期：2009-06-10
    • 文件大小：30720
    • 提供者：xiang_jia

  1. VHDL实验分频器设计

  2. 分频器设计 实验目的 1.　熟悉QUARTUSII 软件的使用 2.　熟悉PLD设计流程 3. 学习分频器的设计 设计思路与框图 设计一个25位的二进制计数器，以50MHz时钟作为输入，然后将其最后一位引出即可得到大致为1Hz的输出。

  3. 所属分类：专业指导

    • 发布日期：2010-03-31
    • 文件大小：441
    • 提供者：woshishuiaabbb

  1. 用Verilog代码编写的奇偶分频器

  2. 实现任意奇偶分频用Verilog编写的分频器//偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的 //时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循 //环下去。这种方法可以实现任意的偶数分频。

  3. 所属分类：C/C++

    • 发布日期：2010-05-28
    • 文件大小：27648
    • 提供者：olzzz

  1. 2.5分频VHDl程序

  2. VHDL编写的较为简单的2.5分频程序.

  3. 所属分类：其它

    • 发布日期：2010-05-31
    • 文件大小：706
    • 提供者：zhaojun1115

  1. 小数分频与快锁芯片ADF4193的原理与应用--千锋培训

  2. 文档介绍了引言，1 ADF4193的特点和PLL工作原理，2分频器对PLL的指标影响，2.1相位噪声，2.2锁定时间，3 FPGA对ADF4193的配置过程，4 PLL指标的测量，4.1相噪的测量，4.2锁定时间的测量，5结束语

  3. 所属分类：硬件开发

    • 发布日期：2011-06-10
    • 文件大小：223232
    • 提供者：coolabcboy

  1. fpga奇偶分频源代码实现

  2. fpga奇偶分频源代码实现 偶数倍分频：如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。 奇数倍分频：归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数从零开始，到（N－1）/2进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的

  3. 所属分类：硬件开发

    • 发布日期：2011-06-13
    • 文件大小：2048
    • 提供者：zhaoojingg

  1. 通用的Verilog HDL 奇数偶数分频器

  2. 文中的第一个模块为通用的偶分频模块，第二个模块为通用的奇分频模块，2个模块分频占空比都为1:1，使用时只需将相应模块中parameter DIV_N = N; 中的N改为想要的分频数即可。

  3. 所属分类：嵌入式

    • 发布日期：2011-07-18
    • 文件大小：14336
    • 提供者：nyj981

  1. verilog时钟分频

  2. 一个简单的时钟分频程序，可以实现2、4、8、16、11等偶数和奇数分频。 只需要简单修改一下程序就可以实现任意整数分频

  3. 所属分类：其它

    • 发布日期：2011-07-27
    • 文件大小：1024
    • 提供者：huha3550

  1. 2N分频电路的实现方法

  2. 2N分频电路的实现方法 1 目的 分频系数较大的2N分频电路需要采用标准计数器来实现，此处的方法是直接将计数器的相应位赋给分频电路的输出信号即可实现分频功能。采用这个方法的好处是：一是不需要定义中间信号，设计简单，节约资源；二是可以避免毛刺现象的发生，从而避免了逻辑错误产生的可能性。 下面采用VHDL和Verilog两种语言实现的2分频、4分频和8分频。

  3. 所属分类：硬件开发

    • 发布日期：2011-11-12
    • 文件大小：30720
    • 提供者：noodles5320

  1. 多级分频器图形设计实验报告

  2. 多级分频器图形设计 1． 功能要求：分频器输入频率为10 MHz,输出频率为1 Hz。 2． 分频器顶层图形文件设计、例化模块图形文件设计。 3． 仿真测试波形文件设计及功能验证。

  3. 所属分类：嵌入式

    • 发布日期：2011-12-22
    • 文件大小：360448
    • 提供者：framon

  1. verilog实现，2分频电路

  2. verilog 实现2分频电路，资源利用少，执行效率高

  3. 所属分类：硬件开发

    • 发布日期：2013-01-23
    • 文件大小：252928
    • 提供者：platon_3344

  1. 基于FPGA的分频器设计

  2. 基于FPGA的分频器设计 1）系统时钟1MHz； 2）要求能产生2分频～16分频信号，分频系数步进值为1； 3）“分频系数置数”按钮每按一次，分频系数增加1，增加到16后如果再次按下“分频系数置数”按钮，分频系数回归到2；置数结束后，按下“启动”按钮，系统按照指定的分频系数生成分频信号； 4）n分频后，“1”电平持续的时间要求1～n-1可调，步进值1； 5）“占空系数置数”按钮每按一次，“1”电平持续时间增加1，增加到n-1后如果再次按下“分频系数置数”按钮，“1”电平持续时间回归到1；再按下

  3. 所属分类：专业指导

    • 发布日期：2014-01-10
    • 文件大小：1048576
    • 提供者：seaeastlee

  1. 基于FPGA的通用可控分频器的设计

  2. 所有资源已经打包上传，很好的学习资料。 基于FPGA的分频器设计 1）系统时钟1MHz； 2）要求能产生2分频～16分频信号，分频系数步进值为1； 3）“分频系数置数”按钮每按一次，分频系数增加1，增加到16后如果再次按下“分频系数置数”按钮，分频系数回归到2；置数结束后，按下“启动”按钮，系统按照指定的分频系数生成分频信号； 4）n分频后，“1”电平持续的时间要求1～n-1可调，步进值1； 5）“占空系数置数”按钮每按一次，“1”电平持续时间增加1，增加到n-1后如果再次按下“分频系数置数”

  3. 所属分类：专业指导

    • 发布日期：2014-01-10
    • 文件大小：2097152
    • 提供者：seaeastlee

  1. 占空比可变分频器.docx

  2. 用Verilog语言描述可变占空比分频器，输入频率自行定义。 通过控制信号Div（2位）选择，Div=00：原频率输出；Div=01：2分频输出；Div=10：3分频输出；Div=11：5分频输出； 使用PMW（2位）信号控制占空比，PMW=00：占空比1：1；PMW=01：占空比1：2；PMW=10：占空比2：1；PMW=11：占空比3：2。

  3. 所属分类：讲义

    • 发布日期：2019-09-13
    • 文件大小：14336
    • 提供者：qq_45252469

  1. EDA1.5分频时钟产生电路

  2. EDA1 5分频时钟产生电路module fdiv1 5 clkin clr clkout ; input clkin clr; output clkout; reg clkout clk1; wire clk2; integer count; xor xor1 clk2 clkin clk1 ; 异或门 always posedge clkout or negedge clr

  3. 所属分类：硬件开发

    • 发布日期：2013-12-09
    • 文件大小：905
    • 提供者：u013092019

  1. 用Verilog hdl来实现d触发器2分频程序源码

  2. 用Verilog hdl来实现d触发器2分频程序源码，有相关程序、原理图、仿真图，大家可做参考。

  3. 所属分类：其它

    • 发布日期：2020-08-10
    • 文件大小：76800
    • 提供者：weixin_38659789

  1. 7-27 GHz DSCL 2分频器

  2. 本文介绍了一种高速宽带二分频分频器的设计和分析。 拟议的分频器是一种动态源耦合逻辑（DSCL）结构，该结构由两个动态加载的主从D锁存器组成，可实现高频工作和低功耗。 该分频器的锁定范围为7-27 GHz，1.2 V电源的最小功耗仅为1.22 mW。 在整个工作频率范围内，输入灵敏度低至-25.4 dBm。 该芯片采用两个90nm CMOSCraft.io的片上螺旋电感器，占地685×430μm2。

  3. 所属分类：其它

    • 发布日期：2021-02-23
    • 文件大小：1048576
    • 提供者：weixin_38653385
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