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搜索资源列表

  1. 74系列芯片名称及解释

  2. 74系列芯片名称及解释 型号 内容 ---------------------------------------------------- 74ls00 2输入四与非门 74ls01 2输入四与非门 (oc) 74ls02 2输入四或非门 74ls03 2输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动 器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09

  3. 所属分类：嵌入式

    • 发布日期：2009-07-27
    • 文件大小：11264
    • 提供者：txwlltt

  1. vhdl的4位乘法器程序

  2. vhdl语言, 4位乘法器程序 用Quartus Π的VHDL语言实现乘法器的基本流程，包括设计输入、综合、适配、仿真测试等方法

  3. 所属分类：嵌入式

    • 发布日期：2009-08-21
    • 文件大小：4096
    • 提供者：welin111

  1. 学会VHDL电子设计流程 4位乘法器的设计

  2. 一、实训目的 1学会LOOP语句的使用 2熟悉库及程序包的内容 二、实训原理 四位二进制乘法采用移位相加的方法。即用乘数的各位数码，从高位开始依次与被乘数相乘，每相乘一次得到的积称为部分积，将第一次得到的部分积左移一位并与第二次得到的部分积相加，将加得的和左移一位再与第三次得到的部分积相加，再将相加的结果左移一位与第四次得到的部分积相加，直到所的部分积都被加过一次

  3. 所属分类：专业指导

    • 发布日期：2009-11-03
    • 文件大小：22528
    • 提供者：zhangyuegen

  1. 数字电路课程设计四位串行乘法器

  2. 实验内容： 题目： 4位并行乘法器的电路设计与仿真 功能要求： 1. 实现4位串行乘法器的电路设计; 2. 带异步清零端； 3. 输出为8位； 4. 单个门延迟设为5 ns。 5. 设要有完整的组合逻辑电路设计步骤； 6. 每一步骤完成要正确合理； 7. 设计电路时分模块测试。 及实验结果都有在内

  3. 所属分类：嵌入式

    • 发布日期：2009-12-28
    • 文件大小：231424
    • 提供者：sejin0908

  1. 74LS系列集成块功能介绍

  2. 74LS系列集成块功能介绍 74ls00 2输入四与非门 74ls01 2输入四与非门 (oc) 74ls02 2输入四或非门 74ls03 2输入四与非门 (oc) 74ls04 六倒相器 74ls05 六倒相器(oc) 74ls06 六高压输出反相缓冲器/驱动器(oc,30v) 74ls07 六高压输出缓冲器/驱动器(oc,30v) 74ls08 2输入四与门 74ls09 2输入四与门(oc) 74ls10 3输入三与非门 74ls11 3输入三与门 74ls12 3输入三与非门 (oc

  3. 所属分类：其它

    • 发布日期：2010-03-29
    • 文件大小：14680064
    • 提供者：xue041480

  1. msp430书稿开发板

  2. 第一章 超低功耗单片MSP430B - 11 - 1.1 单片机概述 - 11 - 1.1.1 MSP430系列单片机的特点 - 11 - 1.1.2 MSP430操作简介 - 11 - 1.1.3 MSP430系列单片机在系统中的应用 - 12 - 1.2 片内主要模块介绍 - 12 - 1.2.1时钟模块 - 13 - 1.2.1.1 MSP430F449的三个时钟源可以提供四种时钟信号 - 13 - 1.2.1.2 MSP430F449时钟模块寄存器 - 14 - 1.2.1.3 FLL

  3. 所属分类：电信

    • 发布日期：2011-03-17
    • 文件大小：12582912
    • 提供者：lantingele

  1. 4*4位阵列乘法器设计

  2. 4*4位阵列乘法器设计 　用 CPLD 来设计一个 4 ×4 位乘法器，相对于画电路图输入，用 ABEL 语言描述是比较方便的。其算式如下（其中括号中的数字表示在 ABEL 源程序描述中的功能块调用编号）： a3 a2 a1 a0 × b3 b2 b1 b0 ---------------------------------------------------------------------------------------------------------- a3b0(10) a2b

  3. 所属分类：专业指导

    • 发布日期：2013-03-03
    • 文件大小：379904
    • 提供者：nctm1990

  1. 2进制4位乘法器

  2. 2进制4位乘法器源代码 编码简单易懂 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;

  3. 所属分类：专业指导

    • 发布日期：2014-03-27
    • 文件大小：1024
    • 提供者：flaviozhang

  1. 4位乘法器的设计

  2. 4位二进制乘法器电路

  3. 所属分类：专业指导

    • 发布日期：2014-05-24
    • 文件大小：31744
    • 提供者：wh941114

  1. 用vhdl编写的四位乘法器

  2. 用vhdl编写的四位乘法器，完成两个4位二进制数相乘

  3. 所属分类：其它

    • 发布日期：2008-10-16
    • 文件大小：4096
    • 提供者：zhaoyufeng007

  1. verilog 4位乘法器

  2. Verilog 4位乘法器设计实现4位二进制数的乘法运算

  3. 所属分类：硬件开发

    • 发布日期：2014-10-26
    • 文件大小：655
    • 提供者：zxccxzzxccxzz

  1. 补码阵列乘法器

  2. 1、通过multisim仿真平台设计一个能计算含符号位的4位乘法器，即内部为一个3×3阵列乘法器，符号位单独处理，如图7所示。 2、输入为两个4位含符号位的补码数，输出结果亦是含符号位的数补码。 图7带求补级的阵列乘法器方框图 要求： 1、能够正确输入两个4位（含符号位）的补码，并通过计算得到正确的结果。 2、验证结果，输入两个均为补码的数据，验证并得到正确的仿真结果。 3、通过指示灯或者数码管显示为输入和输出的数据。

  3. 所属分类：互联网

    • 发布日期：2020-07-05
    • 文件大小：1048576
    • 提供者：weixin_39444707

  1. 定点补码一位乘法器的设计.rar

  2. （1）用[X]补×[Y]补直接求[X×Y]补 讨论当相乘的两个数中有一个或二个为负数的情况，在讨论补码乘法运算时，对被乘数或部分积的处理上与原码乘法有某些类似，差别仅表现在被乘数和部分积的符号位要和数值一起参加运算。 若[Y]补=Y0Y1Y2…Yn 当Y0为1时，则有Y=－1＋Yi×2-i 故有 X×Y=X×Yi×2-1－X当Y为负值时，用补码乘计算[X×Y]补，是用[X]补乘上[Y]补的数值位，而不理[Y]补符号位上的1，乘完之后，在所得的乘积中再减X，即加－[X]补。实现补码乘法的

  3. 所属分类：其它

    • 发布日期：2020-07-11
    • 文件大小：258048
    • 提供者：u012429555

  1. 20×18位符号定点乘法器的FPGA实现

  2. 在数字信号处理中经常需要进行乘法运算，乘法器的设计对整个器件的性能有很大的影响，在此介绍20×18比特定点阵列乘法器的设计。采用基4-Booth算法和4—2压缩的方案，并采用先进的集成电路工艺，使用SMIC0．18μm标准单元库，提高了乘法器的速度，节省了器件。

  3. 所属分类：其它

    • 发布日期：2020-07-27
    • 文件大小：92160
    • 提供者：weixin_38724247

  1. 基于FPGA的高速流水线浮点乘法器设计与实现

  2. 设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法，改进的4:2压缩结构和部分积求和电路，完成Carry Save形式的部分积压缩，再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上，并已成功运用在浮点FFT处理器中。

  3. 所属分类：其它

    • 发布日期：2020-08-07
    • 文件大小：416768
    • 提供者：weixin_38546817

  1. 4位乘法器vhdl程序

  2. VHDL全名Very-High-Speed Integrated Circuit Hardware Descr iption Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。 VHDL和Verilog作为IEEE的工业标准硬件描述语言，得到众多EDA公司支持，在电子工程领域，已成为事实上的通用硬件描述语言。

  3. 所属分类：其它

    • 发布日期：2020-08-14
    • 文件大小：27648
    • 提供者：weixin_38625192

  1. 基于Verilog HDL设计实现的乘法器性能研究

  2. 本文在设计实现乘法器时，采用了4-2和5-2混合压缩器对部分积进行压缩，减少了乘法器的延时和资源占 用率；经Xilinx ISE和Quartus II两种集成开发环境下的综合仿真测试，与用Verilog HDL语言实现的两位阵列乘法器和传统的 Booth编码乘法器进行了性能比较，得出用这种混合压缩的器乘法器要比传统的4-2压缩器构成的乘法器速度提高了10％，硬件资源占用减少了1％。

  3. 所属分类：其它

    • 发布日期：2020-08-31
    • 文件大小：153600
    • 提供者：weixin_38657290

  1. 基于FPGA的流水线单精度浮点数乘法器设计

  2. 针对现有的采用Booth算法与华莱士（Wallace）树结构设计的浮点乘法器运算速度慢、布局布线复杂等问题，设计了基于FPGA的流水线精度浮点数乘法器。该乘法器采用规则的Vedic算法结构，解决了布局布线复杂的问题；使用超前进位加法器（Carry Lookahead Adder，CLA）将部分积并行相加，以减少路径延迟；并通过优化的4级流水线结构处理，在Xilinx ISE 14.7软件开发平台上通过了编译、综合及仿真验证。结果证明，在相同的硬件条件下，本文所设计的浮点乘法器与基4-Boot

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：811008
    • 提供者：weixin_38586942

  1. 基于形式化方法的有限域乘法器的建模与验证

  2. 针对有限域乘法器设计正确性的问题进行研究，阐述了有限域乘法器在高阶逻辑定理证明器HOL4中进行形式化建模和验证的过程。通过分析电路的结构特性和时序特性，提出了结合层次化和基于周期的形式化建模方法，构建4位多项式基有限域乘法器的形式化模型；最后在HOL4系统中完成对其相关性质的验证。实验结果证明了该有限域乘法器设计的正确性，同时表明所提出的建模方法对时序逻辑电路的验证是有效的。

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：425984
    • 提供者：weixin_38546817

  1. EDA/PLD中的32位单精度浮点乘法器的FPGA实现

  2. 摘　要: 采用Verilog HDL语言, 在FPGA上实现了32位单精度浮点乘法器的设计, 通过采用改进型Booth编码，和Wallace 树结构, 提高了乘法器的速度。本文使用Altera Quartus II 4.1仿真软件, 采用的器件是EPF10K100EQ 240 -1, 对乘法器进行了波形仿真, 并采用0.5CMOS工艺进行逻辑综合。 关键词: 浮点乘法器; Boo th 算法; W allace 树; 波形仿真 　　随着计算机和信息技术的快速发展, 人们对微处理器的性能要求越来越

  3. 所属分类：其它

    • 发布日期：2020-12-04
    • 文件大小：162816
    • 提供者：weixin_38645373
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