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搜索资源列表

  1. VHDL8位加法器（含test_bench)

  2. 用VHDL语言描述的8位加法器，还包含一个test_bench。

  3. 所属分类：其它

    • 发布日期：2009-09-25
    • 文件大小：73728
    • 提供者：wuwupeak

  1. 32位超前进位加法器（Verilog）

  2. 32位超前进位加法器（Verilog HDL），由8个四位超前进位生成。

  3. 所属分类：其它

    • 发布日期：2009-11-26
    • 文件大小：23552
    • 提供者：gaolijing

  1. 用移位加法器实现8位乘法器（分模块）

  2. 通过控制模块、数据选择模块、加法器模块、移位模块、锁存模块和上层实体实现，有详细注释

  3. 所属分类：其它

    • 发布日期：2010-07-03
    • 文件大小：330752
    • 提供者：nwpu1686

  1. 8位加法器的设计（EDA技术）

  2. Word文档 自己编写的 完全按照研究生的论文格式 可是费了我好长时间 也是我们暑期实习的任务

  3. 所属分类：专业指导

    • 发布日期：2010-07-20
    • 文件大小：307200
    • 提供者：shunshun199111

  1. 32位加法器 lookahead算法 verilog

  2. 32位加法器 lookahead算法 verilog 先实现4位，再实现4*8=32位

  3. 所属分类：其它

    • 发布日期：2010-08-14
    • 文件大小：2048
    • 提供者：tonypeng030409

  1. EDA可编程逻辑之8位加法器的设计实验报告

  2. EDA可编程逻辑之8位加法器的设计实验报告

  3. 所属分类：专业指导

    • 发布日期：2010-12-01
    • 文件大小：78848
    • 提供者：xiaoye2008

  1. 带进位的8位加法器的 vhdl程序描述

  2. 带进位的8位全加器的 vhd程序 这是源代码 验证无误

  3. 所属分类：专业指导

    • 发布日期：2011-05-15
    • 文件大小：423
    • 提供者：neuq50910

  1. vhdl 4位加法器和3-8译码器

  2. vhdl 4位加法器和3-8译码器 合成及

  3. 所属分类：硬件开发

    • 发布日期：2011-11-09
    • 文件大小：563200
    • 提供者：mumataotao

  1. VHDL实例8位加法器与乘法器设计

  2. VHDL实例8位加法器与乘法器设计

  3. 所属分类：硬件开发

    • 发布日期：2011-12-19
    • 文件大小：199680
    • 提供者：cooper1111

  1. [EDA技术举例]数字钟设计及显示 8位加法器的设计

  2. [EDA技术举例]数字钟设计及显示 8位加法器的设计

  3. 所属分类：专业指导

    • 发布日期：2008-06-16
    • 文件大小：2097152
    • 提供者：jinchengzhou

  1. 用VHDL语言编写的8位加法器的代码

  2. 里面是用VHDL语言编写的8位加法器的代码

  3. 所属分类：其它

    • 发布日期：2012-03-22
    • 文件大小：124928
    • 提供者：yahoolovers

  1. VHDL 8位乘法器设计

  2. 完整的实验报告 由8位加法器构成的以时序逻辑方式设计的8位乘法器。其乘法原理是：乘法通过逐项位移相加原理来实现，以被乘数的最低位开始，若为1，则乘数左移后与上一次和相加，若为0，左移后以全零相加，直至被乘数的最高位。

  3. 所属分类：C/C++

    • 发布日期：2012-06-24
    • 文件大小：108544
    • 提供者：yy304856224

  1. verilog写的8位加法器

  2. verilog写的8位加法器，测试可用，完整程序，立马验证

  3. 所属分类：其它

    • 发布日期：2013-01-06
    • 文件大小：1004544
    • 提供者：lhlhit163

  1. 8位加法器的vhd程序

  2. 运用quartus软件实现8位无符号加法运算，简单明了

  3. 所属分类：管理软件

    • 发布日期：2013-05-03
    • 文件大小：1024
    • 提供者：u010546789

  1. 8 位超前进位加法器

  2. 8 位超前进位加法器

  3. 所属分类：其它

    • 发布日期：2013-07-25
    • 文件大小：1024
    • 提供者：gt86095296

  1. 8位乘法器的设计

  2. 设计并调试好一个8位乘法器，并用MAX+plus II实验开发系统进行系统仿真。这里的设计思路是由8位加法器构成的以时序逻辑方式设计的8位乘法器。

  3. 所属分类：嵌入式

  1. 32位加法器.rar

  2. 内含32位，8位，4位加法器的vhd文件和验证32位加法器的波形图vwf文件，刚做完实验都能成功运行

  3. 所属分类：专业指导

    • 发布日期：2020-05-29
    • 文件大小：4096
    • 提供者：zyNTXZ

  1. 64位子字并行加法器的设计

  2. 采用最小数目位数为4的加法器（带进位输入输出）为底层模块（使用超前进位法），然后通过两个底层模块用串联进位（类似于行波进位）的方法构成基础单元8位加法器的模型。最后再用8个8位加法器模型构成总体系统模型。 输入被加数和加数的信号，以及mode和进位输入信号后，系统利用mode和各进位输入对基本8位模型的进位传递即进位输入端进行控制，选择接受指定进位的输入还是低级模块的进位输出。以此来实现不同模式下的64位子字并行加法算法。

  3. 所属分类：其它

    • 发布日期：2011-12-22
    • 文件大小：276480
    • 提供者：daihaibo1989

  1. 32位单级先行进位加法器

  2. 有测试文件，代码准确无错。单级先行进位加法器又名局部先行进位加法器（Partial Carry Lookahead Adder）。实现全先行进位加法器的成本太高，一般通过连接一些4或8位的先行进位加法器，形成更多位的局部先行进位加法器。如图4所示为通过级联4个8位的先行进位加法器，构成32位单级先行进位加法器。

  3. 所属分类：硬件开发

    • 发布日期：2020-11-03
    • 文件大小：617472
    • 提供者：qq_45861449

  1. 8位超前进位加法器的数据流建模+层次建模

  2. 参考4位超前进位加法器的8位超前进位加法器数据流建模+层次建模，试用Verilog HDL对其进行建模，有测试文件，代码准确无错。

  3. 所属分类：硬件开发

    • 发布日期：2020-11-03
    • 文件大小：112640
    • 提供者：qq_45861449
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