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  1. 千兆以太网技术与应用

  2. 第一部分 千兆以太网基础 第1章 千兆网之前的以太网 1 1.1 以太网发展简史 1 1.1.1 1973-1982:以太网的产生与DIX联 盟 1 1.1.2 1982-1990:10Mb/s以太网发展成 熟 2 1.1.3 1983-1997:LAN桥接与交换 2 1.1.4 1992-1997:快速以太网 2 1.1.5 1996—今:千兆以太网 3 1.2 以太网流行的原因 3 1.2.1 以太网与令牌环 3 1.2.2 价格取胜 4 1.2.3 DIX贡献出他们唯一的LAN,以太 网
  3. 所属分类:网络基础

    • 发布日期:2011-06-22
    • 文件大小:11534336
    • 提供者:yzbi
  1. 1000BASE有四种传输介质标准

  2. 1000BASE有四种传输介质标准 1000BASE有四种传输介质标准:1000BASE-LX、1000BASE-SX、1000BASE-CX、1000BASE-T。   1000BASE-LX对应于802.11z标准,既可以使用单模光纤也可以使用多模光纤。1000BASE-LX 所使用的光纤主要有:62.5nm多模光纤、50nm多模光纤和9nm单模光纤。其中使用多模光纤的最 大传输距离为550m,使用单模光纤的最大传输距离为3千米。1000BASE-LX采用8B/10B编码方式。   100
  3. 所属分类:网络基础

    • 发布日期:2011-10-22
    • 文件大小:2048
    • 提供者:czad_008
  1. FPGA轻松实现高速IO串口-Xilinx公司技术营销部制

  2. 介绍 I/O性能极限………………………………………………......................................................…………………….....1 针对I/O的数字设计解决方案………………………………………………………………………..……….………………….1 千兆位级串行技术介绍…………………………………………………………………………………………………………..1 数字电子通信的历史……………………………………………………………………………………
  3. 所属分类:硬件开发

    • 发布日期:2012-07-21
    • 文件大小:4194304
    • 提供者:wayne1025
  1. FPGA开发IPCore打包

  2. FPGA开发IPCore打包,包括以太网协议、8b/10b编解码、UART、曼彻斯特编码、存储器控制、基本的多用途FIFO等,大家可各取所需吧。
  3. 所属分类:硬件开发

    • 发布日期:2012-12-31
    • 文件大小:9437184
    • 提供者:lxx8811
  1. 8b、10b编码

  2. 8b、10b编解码技术详解。详细描述8b/10b编码的方法,硬件实现方案
  3. 所属分类:硬件开发

    • 发布日期:2014-11-15
    • 文件大小:206848
    • 提供者:nihao541
  1. 千兆以太网技术与应用

  2. 译者序 前言 第一部分 千兆以太网基础 第1章 千兆网之前的以太网 1 1.1 以太网发展简史 1 1.1.1 1973-1982:以太网的产生与DIX联 盟 1 1.1.2 1982-1990:10Mb/s以太网发展成 熟 2 1.1.3 1983-1997:LAN桥接与交换 2 1.1.4 1992-1997:快速以太网 2 1.1.5 1996—今:千兆以太网 3 1.2 以太网流行的原因 3 1.2.1 以太网与令牌环 3 1.2.2 价格取胜 4 1.2.3 DIX贡献出他们唯一的L
  3. 所属分类:网络基础

    • 发布日期:2008-11-20
    • 文件大小:11534336
    • 提供者:doublepage
  1. 网络工程师2001年—006年试题及解答合集

  2. 西塞软考学院整理,01至06年试题 ●下图为曼彻斯特编码(表示的数据可能为___(1)___,这种编码适用的网络是___(2)___。为了在广域网上高速传输数字信号,一般可用的编码方式是___(3)___,其编码效率为___(4)___。设某编码体制的编码方法为:输入数据、( m = 1,2,… ),发送时,首先计算 bm = (aM+bm-1 ) MOD 2,发送的编码为 Cm = bm-bm-1。收到的编码为Cm,其译码方法可表示为___(5)___。 (1):A. 10100    B.
  3. 所属分类:C

    • 发布日期:2009-03-31
    • 文件大小:1048576
    • 提供者:tang6654
  1. 基于FPGA的光纤通信系统的设计与实现.pdf

  2. 基于FPGA光纤通信系统设计,运用8B/10B编解码,串、并转换,NRZI编码,等
  3. 所属分类:硬件开发

    • 发布日期:2019-08-19
    • 文件大小:641024
    • 提供者:qq_38594720
  1. PEX8311研读.doc

  2. PEX8311-芯片手册总结资料,包括引脚信号介绍,等等。欢迎互相讨论。 CH1&CH2 1.2 Overview 1 数据链路层CRC产生和校验、自动重发坏的数据包、8b/10b信号编码 2 直接传输需要有一个发起者,发起者负责把要写的数据送进PEX8311,把要读的数据从PEX8311中读出来。
  3. 所属分类:硬件开发

    • 发布日期:2020-03-03
    • 文件大小:262144
    • 提供者:Active_Zmw
  1. 8b10b_code.zip

  2. 8b10b编码器、解码器verilog code 8B/10B,也叫做8比特/10比特或8b10b。8b/10b方式最初由IBM公司于1983年发明并应用于ESCON(200M互连系统),由Al Widmer和Peter Franaszek在IBM的刊物“研究与开发”上描述。 8b/10b编码的特性之一是保证DC 平衡,采用8b/10b编码方式,可使得发送的“0”、“1”数量保持基本一致,连续的“1”或“0”不超过5位,即每5个连续的“1”或“0”后必须插入一位“0”或“1”,从而保证信
  3. 所属分类:硬件开发

    • 发布日期:2020-01-30
    • 文件大小:7168
    • 提供者:netshell
  1. 基于FPGA的8b10b编解码verilog实现

  2. 本设计是采用EDA技术设计的一种8B /10B 编解码电路,实现了在高速的串行数据传输中的直流平衡。利用verilog HDL 逻辑设计语言,经过modelsim、quartus II的仿真和下载验证,实现其编码和解码的功能。 该编解码电路设计大体上可以由五个模块构成,分别是默认编码模块、差异度计算模块、编码校正模块、并串转换模块、显示模块。 采用Verilog HDL 描述、modelsim 10.2a 进行功能仿真、Quartus II 13.1 进行FPGA逻辑综合和适配下载,最后在Alt
  3. 所属分类:硬件开发

    • 发布日期:2019-07-12
    • 文件大小:3145728
    • 提供者:qq_40223983
  1. AG7210_LQFP64_3TO1_HDMI_DEMO_V1P6P3.pdf

  2. ALGOLTEK AG7210系列提供开关功能,允许多达三个HDMI或DVI视频流传输到一个显示接收器设备。HDMI符合HDMI 2.0b规格,支持高达4096x2160/60Hz的分辨率。DVI支持分辨率高达1920x1200/60Hz。支持的最大TMDS比特率为6Gbps,最大总比特率为吞吐量为14.4 Gbps(4.8 Gbps/通道)。 A、 高清多媒体接口(HDMI) AG7210系列支持HDMI视频流,符合HDMI 2.0规范。HDMI协议允许每个颜色通道在源和接收器之间传输单个
  3. 所属分类:互联网

    • 发布日期:2020-05-23
    • 文件大小:121856
    • 提供者:qq1659747718
  1. JESD220E-----UFS3.0 协议.PDF

  2. JEDEC已经发布了UFS3.1规范(又名JESD220E),它在标准中增加了一些和性能、功率、成本削减、可靠性相关的特性。这些新功能和特性有望提高实际设备性能,最大限度地降低功耗,潜在地降低高容量存储设备成本,并改善用户体验。 符合UFS3.1标准的设备继续使用MIPI的M-PHY4.1物理层和8b/10b线路编码,MIPI基于UniPro 1.8协议的互连层(IL),每通道数据速率为HS-G4(11.6Gbps)。同时,新版本的规范支持三个新特性:写增强、深度睡眠和性能限制通知。此外,JED
  3. 所属分类:其它

    • 发布日期:2020-06-30
    • 文件大小:7340032
    • 提供者:yyuan163
  1. 基于6B/10B编码的RS422遥测通信技术研究

  2. RS422以其低成本、高可靠性的特点,广泛应用于工业和防务的通信接口。但同时由于自身传输速率慢和传输距离短的缺点,使得它的应用范围局限于低速、近距离传输。针对此类问题,对制约RS422传输速率和距离的原因进行深入的分析,提出了一种在软件上提升接口通信速率的方法,对RS422数据进行6B/10B编码,增加电平的转换使处理器更好地进行边沿判断;编码中去掉了传统8B/10B编码中的直流分量,实现编码的唯一性,并且具有一位纠错功能。实验证明,通过增加编码的方式使得RS422的传输速率更加接近于理论值,对
  3. 所属分类:其它

    • 发布日期:2020-10-15
    • 文件大小:372736
    • 提供者:weixin_38582719
  1. EDA/PLD中的基于Rocket I/O模块的高速工I/O设计

  2. 摘要:介绍了采用Videx-ⅡPR0系列FPCA设计的应用于下一代无线通信系统中的高速I/O。由于充分利用芯片中集成的Rocket I/O模块,并采用差分输入参考时钟、8B/10B编码、预加重处理、通道绑定技术等,实现了四个绑定通道的高速互连(2.5Gbaud)。设计结果表明,采用Rocket I/O模块进行高速I/O设计,可极大简化片上逻辑电路和片外PCB版图设计。 关键词:Rocket I/O 抖动 差分线 通道绑定 眼图由于通信对带宽的需求迅猛增长,促使一系列基于差分、源同步、时钟数
  3. 所属分类:其它

    • 发布日期:2020-12-10
    • 文件大小:125952
    • 提供者:weixin_38694343
  1. 莱迪思推出针对SPI4.2解决方案的高性价比现场可编程系统芯片

  2. 莱迪思半导体(Lattice)公司近日推出其ORSPI4现场可编程系统芯片(FPSC)。该器件有效地综合了ASIC与FPGA技术,与单纯的FPGA相比,它的集成度和性能更高,成本更低,能提供功耗更低的SPI4.2解决方案。ORSPI4上预制好的ASIC块含有两个SPI4.2接口模块、一个高速QDR II SRAM存储控制器、四条速率为600Mbps到3.7Gbps的SERDES通道、以及8b/10b编码/解码和其它逻辑支持。器件内与ASIC块相连的是逻辑资源超过16K的高性能FPGA和内嵌的RA
  3. 所属分类:其它

    • 发布日期:2020-12-08
    • 文件大小:66560
    • 提供者:weixin_38692122
  1. 通信与网络中的基于RocketI/O模块的高速工I/O设计

  2. 摘要:介绍了采用Videx-ⅡPR0系列FPCA设计的应用于下一代无线通信系统中的高速I/O。由于充分利用芯片中集成的Rocket I/O模块,并采用差分输入参考时钟、8B/10B编码、预加重处理、通道绑定技术等,实现了四个绑定通道的高速互连(2.5Gbaud)。设计结果表明,采用Rocket I/O模块进行高速I/O设计,可极大简化片上逻辑电路和片外PCB版图设计。       关键词:Rocket I/O 抖动 差分线 通道绑定 眼图      由于通信对带宽的需求迅猛增长,促使一系列基于差
  3. 所属分类:其它

    • 发布日期:2020-12-13
    • 文件大小:125952
    • 提供者:weixin_38675970
  1. 高速串行数据收发器CY7B923/933及应用

  2. 摘要:介绍了数据收发器CY7B923/933的性能特点、结构原理、工作模式及应用电路。在一VME总线系统中,采用该收发器及UTP双绞线实现了400Mbps的串行数据传输。  关键词:点对点串行通信串行数据传输8B/10B编码模式同步串行数据传输可实现长距离高速通信,且电缆线少、成本低、安装方便,在计算机网络中得到了广泛应用,并日趋成为长距离数据通信的主要方式。CYPRESS公司的数据收发器CY7B923/933使用方便、可靠性好,可广泛用于长距离高速点对点串行通信中,如光纤通信设备、工作站与海量
  3. 所属分类:其它

    • 发布日期:2021-02-03
    • 文件大小:192512
    • 提供者:weixin_38526650
  1. 基于RocketI/O模块的高速工I/O设计

  2.  摘要:介绍了采用Videx-ⅡPR0系列FPCA设计的应用于下一代无线通信系统中的高速I/O。由于充分利用芯片中集成的RocketI/O模块,并采用差分输入参考时钟、8B/10B编码、预加重处理、通道绑定技术等,实现了四个绑定通道的高速互连(2.5Gbaud)。设计结果表明,采用RocketI/O模块进行高速I/O设计,可极大简化片上逻辑电路和片外PCB版图设计。   关键词:RocketI/O抖动差分线通道绑定眼图   由于通信对带宽的需求迅猛增长,促使一系列基于差分、源同步、时钟数据恢复(
  3. 所属分类:其它

    • 发布日期:2021-02-03
    • 文件大小:791552
    • 提供者:weixin_38573171
  1. 8B/10B编解码的IP核设计

  2. 研究了8B/10B编码的编码特点和内在相关性,并在此基础上介绍了一种用Verilog HDL设计8B/10B编解码逻辑描述的方法,将其嵌入到FPGA中或设计成ASIC,可构成一个资源使用少、速度快、可靠性高的IP核。文中着重介绍8B/10B编解码总体设计方案,详细描述其内部工作原理和实现。最后给出在Altera公司软件平台Quartus II上进行EDA的综合和仿真结果。
  3. 所属分类:其它

    • 发布日期:2021-01-31
    • 文件大小:796672
    • 提供者:weixin_38668243