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  1. Xlinx ISE 9.X FPGA_CPLD设计指南

  2. Xilinx ISE 9.x FPGA/CPLD设计指南 目录 第1章　FPGA设计简介　1 1.1　FPGA结构简介　2 1.1.1　总体结构　2 1.1.2　可配置逻辑块CLB　3 1.1.3　输入输出模块(Input/Output Block)　6 1.1.4　块RAM(BlockRAM)　9 1.2　最新FPGA产品──Virtex-5　10 1.2.1　Virtex-5的特点　10 1.2.2　Virtex-5 LX/LXT平台简介　12 1.2.3　Virtex-5核心技术　15

  3. 所属分类：硬件开发

    • 发布日期：2009-11-27
    • 文件大小：45088768
    • 提供者：jiemizhe000

  1. Xlinx ISE 9.X FPGA_CPLD设计指南

  2. Xilinx ISE 9.x FPGA/CPLD设计指南 目录 （这是本书的第1页到76页，只因只能上传小于20M的文件，其它的也已上传） 第1章　FPGA设计简介　1 1.1　FPGA结构简介　2 1.1.1　总体结构　2 1.1.2　可配置逻辑块CLB　3 1.1.3　输入输出模块(Input/Output Block)　6 1.1.4　块RAM(BlockRAM)　9 1.2　最新FPGA产品──Virtex-5　10 1.2.1　Virtex-5的特点　10 1.2.2　Virtex-

  3. 所属分类：硬件开发

    • 发布日期：2009-11-27
    • 文件大小：18874368
    • 提供者：jiemizhe000

  1. Xlinx ISE 9.X FPGA_CPLD设计指南

  2. Xilinx ISE 9.x FPGA/CPLD设计指南 目录 （这是本书的第77页到140页，只因只能上传小于20M的文件，其它的也已上传） 第1章　FPGA设计简介　1 1.1　FPGA结构简介　2 1.1.1　总体结构　2 1.1.2　可配置逻辑块CLB　3 1.1.3　输入输出模块(Input/Output Block)　6 1.1.4　块RAM(BlockRAM)　9 1.2　最新FPGA产品──Virtex-5　10 1.2.1　Virtex-5的特点　10 1.2.2　Virte

  3. 所属分类：硬件开发

    • 发布日期：2009-11-27
    • 文件大小：19922944
    • 提供者：jiemizhe000

  1. FPGA与SRAM相结合完成大容量数据存储.doc

  2. 随着数字信号处理技术的不断发展，大容量可编程逻辑器件的不断涌现，FPGA技术越来越多地应用在大规模集成电路设计中。在此硬件系统设计中，经常会遇到需要大容量的数据存储的情况，下面我们将针对FPGA中内部BlockRAM有限的缺点，提出了将FPGA与外部SRAM相结合来改进设计的方法，并给出了部分VHDL程序。

  3. 所属分类：硬件开发

    • 发布日期：2010-12-11
    • 文件大小：244736
    • 提供者：hhzzhh0502

  1. FIFO经验谈

  2. 先进先出缓存电路FIFO在大规模逻辑设计当中得到普遍地使用几乎每个芯片都会涉及到它也就是说每个大规模逻辑设计者都必须掌握该种电路的设计方法。本文为华为内部文档，详细总结了FIFO的设计方法和经验。

  3. 所属分类：硬件开发

    • 发布日期：2013-07-23
    • 文件大小：870400
    • 提供者：best_

  1. FPGA调试工具chipscope

  2. 随着FPGA规模的不断增大，其封装形式大多向球形方式转移，这样使得传统的探针方式监测信号变得越来越困难。Chipscope pro是一种片内逻辑分析工具，它能通过JTAG口，将FPGA内部信号实时读出，传入计算机进行分析。它的基本实现方法是通过利用FPGA中未使用的BLOCKRAM，利用设置的触发条件将相应信号实时的存储其中，然后利用JTAG口将数据传入计算机，最后在计算机中显示其波形。.

  3. 所属分类：硬件开发

    • 发布日期：2009-03-13
    • 文件大小：947200
    • 提供者：byd318

  1. dg_sata_hctl_ip_data_sheet_en.pdf

  2. SATA HCTL IP Core Simple user interface by dgIF typeS • Pin compatible to DG SATA-IP • Small logic resource without BlockRAM utilization • Suitable for system without CPU and external memory (DDR) • Support four ATA commands for application layer, i

  3. 所属分类：其它

    • 发布日期：2019-06-14
    • 文件大小：246784
    • 提供者：fmsjtu2007

  1. ISE-ChipScope-Pro详细教程.pdf

  2. ChipScope Pro 的主要功能是通过 JTAG 口、在线实时地读出 FPGA 的内部信号。基本 原理是利用 FPGA 中未使用的 BlockRAM，根据用户设定的触发条件将信号实时地保存到这 些 BlockRAM 中，然后通过 JTAG 口传送到 PC 机，显示出时序波形。

  3. 所属分类：硬件开发

    • 发布日期：2019-06-21
    • 文件大小：7340032
    • 提供者：weixin_42625444

  1. PYNQ-Z2-Block RAM扩展存储空间.pdf

  2. PYNQ-Z2开发板是一款支持PYNQ开源框架的开发平台。PYNQ开源框架可以使嵌入式编程用户在无需设计可编程逻辑电路的情况下充分发挥Xilinx Zynq All Programmable SoC（APSoC）的功能。PYNQ-Z2除支持传统ZYNQ开发方式外，还可支持Python进行APSoC编程，并且代码可直接在PYNQ-Z2上进行开发和调试。可编程逻辑电路以硬件库的形式导入并且可以通过API编程，这种方式基本上与软件库的导入和编程方式相同。 PYNQ-Z2开发板以ZYNQ XC7Z

  3. 所属分类：硬件开发

    • 发布日期：2020-03-12
    • 文件大小：1048576
    • 提供者：qq_18495139

  1. FPGA从Xilinx的7系列学起（5）

  2. 2. 最基本的BlockRAM 2.1 BlockRAM的初探 2.2 7系列BlockRAM资源的小结

  3. 所属分类：其它

    • 发布日期：2020-07-19
    • 文件大小：69632
    • 提供者：weixin_38640117

  1. FPGA从Xilinx 的7系列学起（8）

  2. 2.7 FIFO模式在7系列中还包括专用逻辑，每个BlockRAM转换成专用的FIFO。这样的结构的最大好处在于可以不占用CLB资源，可以直接利用硅片里面专用单元，可以直接转化RAM为FIFO使用, 而且从性能上讲也比消耗逻辑资源的FIFO性能要好一点。XILINX 7系列中的FIFO是支持同步和异步读写操作，不需要时钟和数据之间有一个相位的便宜。空信号，满信号，和可以编程的空满信号都可以被用作控制FIFO的信号，从而可以实现不同的功能。同步FIFO可以消除异步FIFO的固有的不确定性。它有一个

  3. 所属分类：其它

    • 发布日期：2020-07-19
    • 文件大小：52224
    • 提供者：weixin_38723105

  1. fpga片内block ram真双端口no change模式读写测试verilog程序

  2. 基于Xilinx spartan6 lx9的片内block ram读写测试； 包含ip核的例化，读写测试数据的写入读出 真双口模式，读写设置为no change； 对不同地址边读边写；

  3. 所属分类：硬件开发

    • 发布日期：2020-10-19
    • 文件大小：5242880
    • 提供者：zju_zyx

  1. 基于FPGA与SRAM的大容量数据存储的设计

  2. 1 前言　针对FPGA中内部BlockRAM有限的缺点，提出了将FPGA与外部SRAM相结合来改进设计的方法，并给出了部分VHDL程序。　　2 硬件设计　　这里将主要讨论以Xilinx公司的FPGA(XC2S600E-6fg456)和ISSI公司的SRAM(IS61LV25616AL)为主要器件来完成大容量数据存储的设计思路。　　FPGA即现场可编程门阵列,其结构与传统的门阵列相似,大量的可编程逻辑块( CLB , Configurable Logic Block ) 在芯片中央按矩阵排列,芯片

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：219136
    • 提供者：weixin_38570296

  1. 嵌入式系统/ARM技术中的在ISE10.x工具中使用Core Generator

  2. Xilinx提供的Core Generator是一个完整的设计工具，既可以单独运行，也可以在ISE 10.x设计工具内执行。下面以在ISE 10.x环境下生成一个双口块存储器为例，说明如何使用CoreGen。  　　（1）启动ISE 10.x设计工具[Project Navigator]窗口，打开设计文件demo.npl。  　　（2）选择[Project]→[New Source...]命令。  　　（3）选择[IP（CoreGen ＆ Architecture Wizard）]文件类型，输入

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：461824
    • 提供者：weixin_38733875

  1. CNNOnFPGA-源码

  2. CNNOnFPGA Python Python笔记本包含用于将onnx模型转换为python字典的代码 待处理-生成一组指令 模组 脉动阵列 权重和数据fifo 2 * 2最大池 BlockRam IP集成以及重量和数据填充 RELU，Sigmoid，Softmax 待办的 控制逻辑 收集来自sys arr的输出并传递到激活层和池化层 重定向输出 指令解码 流水线 如果可能的话融合层卷积 顶部模块 指令系统：- 每条指令长度-64位 操作码：-8位 dimension1 dimens

  3. 所属分类：其它

    • 发布日期：2021-03-07
    • 文件大小：103809024
    • 提供者：weixin_42170790

  1. 基于Xilinx FPGA的高速Viterbi回溯译码器

  2. 摘　要：分析了新一代通信系统的发展对Viterbi译码器速率提出了更高的要求，通过优化Viterbi译码器结构，在XilinxVirtexIIPFGA上实现了速率30Mb／s以上的256状态Viterbi软译码。关键词：Viterbi；回溯译码；FPGA；双端口BlockRam　　新一代移动通信系统目前主要采用多载波传输技术，基带传输速率较3G有很大提高，一般要求业务速率能达到30Mb／s以上。约束长度卷积码以及Viterbi译码器由于其性能和实现的优点，在新一代通信系统中仍然占有一席之地。这就

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：230400
    • 提供者：weixin_38599712

  1. 基于FPGA的非对称同步FIFO设计

  2. 本文在分析了非对称同步FIFO的结构特点及其设计难点的基础上，采用VHDL描述语言，并结合FPGA，实现了一种非对称同步FIFO的设计。　　关键词：非对称同步FIFO；VHDL；FPGA；DLL；BlockRAM　　引言　　FIFO是一种常用于数据缓存的电路器件，可应用于包括高速数据采集、多处理器接口和通信中的高速缓冲等各种领域。然而在某些应用，例如在某数据采集和处理系统中，需要通过同步FIFO来连接8位A/D和16位数据总线的MCU，但是由于目前同步FIFO器件的输入与输出数据总线宽度相等，不

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：79872
    • 提供者：weixin_38727453