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  1. EDA/PLD中的异步通信起始位正确检测的VHDL实现

  2. 摘要： 基于FPGA/CPLD的UART设计众多，本文分析了3倍频采样方法存在的不足，同时分析了16倍频采样对起始位检测的可靠性，并给出相关的VHDL硬件描述语言程序代码。   　　关健词： 异步数据;UART;FPGA/CPLD;VHDL 　　 概述 　　随着电子设计自动化(EDA)技术的发展，可编程逻辑器件FPGA/CPLD已经在许多方面得到了广泛应用，而UART(通用异步收发器) 是在数字通信和控制系统中广泛使用的串行数据传输协议。因此越来越多用户根据自己的需要，以EDA技术作为

  3. 所属分类：其它

    • 发布日期：2020-11-25
    • 文件大小：79872
    • 提供者：weixin_38621638

  1. EDA/PLD中的基于CPLD的位同步时钟提取电路设计

  2. 引言 异步串行通信是现代电子系统中最常用的数据信息传输方式之一，一般情况下，为了能够正确地对异步串行数据进行发送和接收，就必须使其接收与发送的码元同步，位同步时钟信号不仅可用来对输入码元进行检测以保证收发同步，而且在对接收的数字码元进行各种处理等过程中，也可以为系统提供一个基准的同步时钟。 本文介绍的位同步时钟的提取方案，原理简单且同步速度较快。整个系统采用VerilogHDL语言编写，并可以在CPLD上实现。 位同步时钟的提取原理 本系统由一个跳变沿捕捉模块、一个状态寄存器和一个可控

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：105472
    • 提供者：weixin_38635682

  1. EDA/PLD中的基于CPLD的异步串行收发器设计

  2. 摘要：介绍了基于ＣＰＬＤ的异步串行收发器的设计方案，着重叙述了用混合输入（包括原理图和ＶＨＤＬ）实现该设计的思想，阐述了在系统可编程（ＩＳＰ）开发软件的应用方法与设计流程，并给出了ＶＨＤＬ源文件和仿真波形。 关键词：异步串行收发器；混合输入；在系统可编程；CPLD；ispLSI1016传统数字系统的设计主要基于标准逻辑器件并采用“Ｂｏｔｔｏｍ－Ｕｐ”（自底向上）的方法构成系统。这种“试凑法”设计无固定套路可寻，主要凭借设计者的经验。所设计的数字系统虽然不乏构思巧妙者，但往往要用很多标准器件

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：92160
    • 提供者：weixin_38652870

  1. EDA/PLD中的基于FPGA/CPLD设计与实现UART

  2. 摘 要：UART是广泛使用的串行数据通讯电路。本设计包含UART发送器、接收器和波特率发生器。设计应用EDA技术，基于FPGA/CPLD器件设计与实现UART。关键词：FPGA/CPLD；UART；VHDL ---UART（即Universal Asynchronous Receiver Transmitter 通用异步收发器）是广泛使用的串行数据传输协议。UART允许在串行链路上进行全双工的通信。---串行外设用到RS232-C异步串行接口，一般采用专用的集成电路即UART实现。如8250、8

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：68608
    • 提供者：weixin_38621150

  1. EDA/PLD中的基于FPGA/CPLD设计与实现UART (图)

  2. 摘 要：UART是广泛使用的串行数据通讯电路。本设计包含UART发送器、接收器和波特率发生器。设计应用EDA技术，基于FPGA/CPLD器件设计与实现UART。关键词：FPGA/CPLD；UART；VHDL ---UART（即Universal Asynchronous Receiver Transmitter 通用异步收发器）是广泛使用的串行数据传输协议。UART允许在串行链路上进行全双工的通信。---串行外设用到RS232-C异步串行接口，一般采用专用的集成电路即UART

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：69632
    • 提供者：weixin_38637144