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  1. 基于FPGA的数字秒表设计

  2. 本科生毕业论文(设计)开题报告书 题 目： 基于FPGA的数字秒表设计 学生姓名： *********** 学 号： ********** 专业班级： 自动化******班 指导老师： ************ 2010年 3 月 20 日 论文（设计）题目 ISP技术及其应用研究 课题目的、意义及相关研究动态： 课题设计的主要目的：运用所学的数字电子技术的基本知识和数字电子电路的设计方法，将数字电子技术的基础知识与EDA技术有机地联系起来，EDA电子仿真软件的仿真功能强大，具有完备的文件库，

  3. 所属分类：嵌入式

    • 发布日期：2010-06-16
    • 文件大小：747520
    • 提供者：sanpao2010

  1. EDA/PLD中的系统的有关仿真

  2. 系统的有关仿真如图3～5所示，清读者自己对仿真结果进行分析。从仿萁结果可以看出，对应模块的设计是正确的。 　　图3 　相位累加器SUM99的仿真结果　 图4 正弦查找表ROM仿真结果 图5 整个系统DDS的仿真结果 　　欢迎转载，信息来源维库电子市场网（www.dzsc.com）  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：274432
    • 提供者：weixin_38701952

  1. EDA/PLD中的系统的有关仿真/SIPO的仿真

  2. （1）激励源：同步时钟及外部输入像素的灰度信息。 　　（2）期望结果：把串行数据转换为并行数据，而且输出的并行数据必须保持到第三个串行数据输入的时刻以前。 　　（3）仿真结果及分析：SIPO的仿真结果如图1 所示。由图中可以看出，如我们将串行数据每三个划分为一段，QA、QB、QC恰好是这一段的并行输出，符合设计期望。 　　图1 SIPO的仿真结果

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：91136
    • 提供者：weixin_38693528

  1. EDA/PLD中的系统的有关仿真/FIFO的仿真

  2. 本次设计使用了Altera LPM库中的CSFIFO，即Cycle＿Shared＿FIFO。FIFO用于与主处理器，如单片机或DSP进行数据接口。为了便于观察系统输出，调试过程中使用的FIFO深度值只设置为4。 　　（1）仿真激励源：同步时钟CLK，写使能WE，八位数据输入端口DATA； 　　（2）仿真期望结果：当主处理器向FIFO写完一帧像素点数据后，READY信号输出值为零，同时，FIFO封锁输入通道，外部数据不能再写入FIFO。此时，PROCESS EN信号输出为1，通知Sobel滤波

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：99328
    • 提供者：weixin_38663036

  1. EDA/PLD中的EDA主要软仵、设备及作用

  2. EDA技术的综合应用设计与开发可能用到的主要开发设计软件、设备及其作用如下： 　　（1）EDA的开发工具软件：目前比较流行的、主流厂家的EDA的软件工具有Altera的MAX+p1us Ⅱ、 Quartus Ⅱ， Lattice的ispDesignExpERT， Xilinx的Foundation Series、ISE/ISE-WebPACK Series。业界最流行的第三方EDA工具中，逻辑综合性能最好的是Synp1ify，仿真功能最强大的是Mode1Sim。 　　（2）计算机辅助分析软件

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：39936
    • 提供者：weixin_38627213

  1. EDA/PLD中的EDA中的系统的有关仿真

  2. 时序控制电路SXKZ、显示控制电路XSKZ及整个电路系统CDKZQ的仿真图分别如图1如图2和如图3所示。 　　如图1 时序控制电路SXKZ仿真图 　　如图2 显示控制电路XSKZ仿真图 　　如图3 整个电路系统CDKZQ仿真图　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：195584
    • 提供者：weixin_38548589

  1. EDA/PLD中的EDA中的系统有关仿真

  2. 系统仿真后的结果分别如图1、如图2、如图3、如图4所示。     如图1 抢答鉴别电路QDJB仿真图     如图2 计分器电路JFQ仿真图     如图3 计时器电路JSQ仿真图     如图4 译码器电路YMQ仿真图　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：328704
    • 提供者：weixin_38690508

  1. EDA/PLD中的系统的硬件验证/单元电路的调试

  2. FPGA/CPLD数据采集电路的调试：使用MAX＋plus Ⅱ 10.0、计算机、GW48－CK EDA实验开发系统等软件和设备，对FPGA/CPLD坝刂控电路进行VHDL程序的调试、有关仿真以及编程下载，硬件测试等。 　　单片机数据处理控制程序的调试：使用伟福6000（WAVE 6000 for windows）、计算机、伟福E6000L单片机仿真器及POD 8X5XP仿真头等软件和设备，对单片机数据处理控制程序进行调试。 　　2．系统的联合调试 　　在各个单元电路调试好后即可进行系统联

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：39936
    • 提供者：weixin_38545768

  1. EDA/PLD中的EDA中的状态控制器系统的有关仿真

  2. 状态控制器KZQ、数据装载器ZZQ和烹调计时器JSQ的仿真分别如图1、如图2和如图3所示。 　　如图1 状态控制器KZQ的仿真图 　　如图2 数据装载器ZZQ的仿真图 　　如图3 烹调计时器JSQ的仿真图 　　经过对如图1～如图3进行分析，我们可以看出KZQ、ZZQ、JSQ的设计是正确的。其他未仿真的模块请读者自行完成并进行分析。　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-16
    • 文件大小：291840
    • 提供者：weixin_38672840

  1. EDA/PLD中的EDA中的系统总体组装电路的有关仿真

  2. 这里只给出了交通灯控制器的仿真图，如图1、图2所示。 　　如图1 JTDKZ，VHD的仿真图（全局结果） 　　如图2 JTDKZ VHD的仿真图（局部结果） 　　从如图1和如图2可知，JTDKZ.VHD的设计是正确的。其他程序请读者自已进行仿真和分析。　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-15
    • 文件大小：171008
    • 提供者：weixin_38591615

  1. EDA/PLD中的EDA中的车载DVD位控系统的有关仿真

  2. 本系统是采用进程建模的方式进行程序设计的，整个程序比较长，输入输出接口比较多。为了方便仿真和结果分析，我们可将其中的有关进程 单独抽出来，再加上相应的库、程序包的使用说明、实体说明，组成一个独立的程序（详见后述的OUTPUT．VHD）进行仿真和结果分析。如图是 判断输出模块OUTPUT的仿真图。请读者将其他的有关进程单独抽出来组成独立的程序进行仿真，并进行结果分析。 　　如图 判断输出模块OUTPUT的仿真图 　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-15
    • 文件大小：375808
    • 提供者：weixin_38729269

  1. EDA/PLD中的EDA中的总体组装的VHDL源程序系统的有关仿真

  2. 如图1～如图5是系统中有关模块的仿真，请读者结合有关程序进行仿真结果的分析。经分析上述的有关仿真结果，可知对应模块的VHDL程序设计是正确的。 　　如图1 ADZHKZ的仿真结果图(未加去毛刺进程前) 　　如图2 ADZHKZ的仿真结果图(口了去毛刺进程后) 　　如图3 SJYSCL的仿真结果图 　　如图4 DAZHKZ的仿真结果图 　　如图5 JPXSKZ的仿真结果图　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-15
    • 文件大小：343040
    • 提供者：weixin_38674616

  1. EDA/PLD中的EDA中的电梯控制器的系统的有关仿真

  2. 电梯控制器DTKZQ的仿真结果如图所示。请读者自己对仿真结果进行分析。 　　如图 电梯控制器DTKZQ的仿真图　　  来源:ks99

  3. 所属分类：其它

    • 发布日期：2020-11-15
    • 文件大小：115712
    • 提供者：weixin_38695061

  1. EDA/PLD中的基于全数字锁相环的设计

  2. 本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。关键词：全数字锁相环；DPLL；FSK；FPGA 引言　　锁相环(PLL)技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影

  3. 所属分类：其它

    • 发布日期：2020-11-24
    • 文件大小：78848
    • 提供者：weixin_38717171