近年来，随着集成电路技术的发展，用传统的方法进行芯片或系统设计已不能满足要求，迫切需要提高设计效率。在这样的技术背景下，能大大降低设计难度的ＶＨＤＬ设计方法正越来越广泛地被采用。但是ＶＨＤＬ设计是行为级的设计所带来的问题是设计者的设计思考与电路结构相脱节。设计者主要是根据ＶＨＤＬ的语法规则对系统目标的逻辑行为进行描述然后通过综合工具进行电路结构的综合、编译、优化，通过仿真工具进行逻辑功能仿真和系统时延的仿真。实际设计过程中，由于每个工程师对语言规则、对电路行为的理解程度不同，每个人的编程风