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搜索资源 - EDA/PLD中的VerilogHDL寄存器类型表示
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EDA/PLD中的Verilog HDL 主要功能list
y 基本逻辑门,例如and 、or 和nand 等都内置在语言中。y 开关级基本结构模型,例如pmos 和nmos 等也被内置在语言中。y 可采用三种不同方式或混合方式对设计建模。这些方式包括:行为描述方式—使用过程化 结构建模;数据流方式—使用连续赋值语句方式建模;结构化方式—使用门和模块实例语句描述建模。y Verilog HDL 中有两类数据类型:线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线,而寄存器类型表示抽象的数据存储元件。y 能够描述层次设计,可使用模块实例结构描述任何
所属分类:
其它
发布日期:2020-12-09
文件大小:47104
提供者:
weixin_38744778
EDA/PLD中的Verilog HDL寄存器类型表示
有5种不同的寄存器类型。* reg* integer* time* real* realtime1. reg寄存器类型 寄存器数据类型reg是最常见的数据类型。reg类型使用保留字reg加以说明,形式如下:reg [ msb: lsb] reg1, reg2, . . . regN;msb和lsb 定义了范围,并且均为常数值表达式。范围定义是可选的;如果没有定义范围,缺省值为1位寄存器。例如:reg [3:0] Sat; //Sat为4 位寄存器。reg Cnt; //1位寄存器。reg [1
所属分类:
其它
发布日期:2020-12-09
文件大小:63488
提供者:
weixin_38593644