y 基本逻辑门，例如and 、or 和nand 等都内置在语言中。y 开关级基本结构模型，例如pmos 和nmos 等也被内置在语言中。y 可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化 结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模。y Verilog HDL 中有两类数据类型：线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。y 能够描述层次设计，可使用模块实例结构描述任何

在模块中，结构的和行为的结构可以自由混合。也就是说，模块描述中可以包含实例化的门、模块实例化语句、连续赋值语句以及always语句和initial语句的混合。它们之间可以相互包含。来自always语句和initial语句（切记只有寄存器类型数据可以在这两种语句中赋值）的值能够驱动门或开关，而来自于门或连续赋值语句（只能驱动线网）的值能够反过来用于触发always语句和initial语句。　　下面是混合设计方式的1位全加器实例。module FA_Mix (A, B, Cin, Sum, Cout