Verilog HDL中的操作符可以分为下述类型：　　1) 算术操作符　　2) 关系操作符　　3) 相等操作符　　4) 逻辑操作符　　5) 按位操作符　　6) 归约操作符　　7) 移位操作符　　8) 条件操作符　　9) 连接和复制操作符　　下表显示了所有操作符的优先级和名称。操作符从最高优先级（顶行）到最低优先级（底行）排列。同一行中的操作符优先级相同。　　除条件操作符从右向左关联外，其余所有操作符自左向右关联。下面的表达式：A + B - C等价于：(A + B ) - C //自左向右而表达

相等关系操作符有:* = =（逻辑相等）* !=（逻辑不等）* = = =（全等）* != =（非全等）　　如果比较结果为假，则结果为0；否则结果为1。在全等比较中，值x和z严格按位比较。也就是说，不进行解释，并且结果一定可知。而在逻辑比较中，值x和z具有通常的意义，且结果可以不为x。也就是说，在逻辑比较中，如果两个操作数之一包含x或z，结果为未知的值（x）。　　如下例，假定：Data = 'b11x0;Addr = 'b11x0;那么：Data = = Addr不定，也就是说值为x，但：Dat

逻辑操作符有:* && (逻辑与)* (逻辑或) * ！(逻辑非)　　这些操作符在逻辑值0或1上操作。逻辑操作的结构为0或1。例如, 假定: Crd = 'b0; //0为假Dgs = 'b1; //1为真那么:Crd && Dgs 结果为0 (假)Crd Dgs 结果为1 (真)！ Dgs 结果为0 (假)对于向量操作, 非0向量作为1处理。例如，假定:A_Bus = 'b0110;B_Bus = 'b0100;那么:A_Bus B_Bus 结果为1A_Bus && B_Bus 结果为

移位操作符有:* > (右移)　　移位操作符左侧操作数移动右侧操作数表示的次数，它是一个逻辑移位。空闲位添0补位。如果右侧操作数的值为x或z, 移位操作的结果为x。假定:reg [0：7] Qreg；. . .Qreg = 4'b0111;那么:Qreg >> 2 是 8'b0000_0001　　Verilog HDL中没有指数操作符。但是，移位操作符可用于支持部分指数操作。例如，如果要计算ZNumBits的值，可以使用移位操作实现，例如:32'b1 18; 如果真, Gra