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搜索资源列表

  1. timing designer9.1 part1

  2. EMA公司推出的一款灵活、交互式的时序分析和图示工具--TimingDesigner 9.1，以增强其项目管理和时序接口设计功能。适用于数字集成电路IC设计和印刷电路板PCB设计。 时序工具Timingdesigner通过简单的操作，形象的绘制出需要的时序图，方便我们工程师去定义和计算相关时序，体现在如下方面： 1: 在设计系统前，预先设计时序架构图 把头脑中的时序关系通过软件来形象的描绘出来。 2：设计过程中，分析what-if, worst case, delay,Setup,Hold t

  3. 所属分类：硬件开发

    • 发布日期：2011-04-21
    • 文件大小：3145728
    • 提供者：huangxing518

  1. timing deseigner9.1 part2

  2. EMA公司推出的一款灵活、交互式的时序分析和图示工具--TimingDesigner 9.1，以增强其项目管理和时序接口设计功能。适用于数字集成电路IC设计和印刷电路板PCB设计。 时序工具Timingdesigner通过简单的操作，形象的绘制出需要的时序图，方便我们工程师去定义和计算相关时序，体现在如下方面： 1: 在设计系统前，预先设计时序架构图 把头脑中的时序关系通过软件来形象的描绘出来。 2：设计过程中，分析what-if, worst case, delay,Setup,Hold t

  3. 所属分类：硬件开发

    • 发布日期：2011-04-21
    • 文件大小：3145728
    • 提供者：huangxing518

  1. DDR/DDR2接口的FIFO设计

  2. 介绍了DDR SDRAM的接口时序，分析了其在系统中的位、功能和作用，在此基础上提出了设计方案规划。之后着重叙述了基于Stratix．II GX系列FPGA的DDR2接口的FIFO工程设计，对于主控核心单元、数据输入单元和数据缓存单元进行了单独的模块化分析，并且对主要模块进行了功能仿真，归纳问题。

  3. 所属分类：其它

    • 发布日期：2011-06-21
    • 文件大小：6291456
    • 提供者：sophy688

  1. 使用FPGA控制DDR实现步骤与注意细节

  2. 文档目的：通过一个例子，详细介绍如何使用Cyclone III FPGA实现对4片DDR的控制。 包含内容： 1. 生成DDR Control IP核的过程； 2. 如何参考Altera所提供的IO管脚说明文档； 3. 如何分配DDR的数据线； 4. 如何分配DDR的地址线； 5. 如何分配DDR的控制线； 6. 在综合、布线过程中所需注意的实现细节，为提高效率如何使用的辅助工具； 本文档为原创，是结合一个实际的项目所编写的，对其它的项目实现具有较强的借鉴和指导意义。

  3. 所属分类：硬件开发

    • 发布日期：2012-03-12
    • 文件大小：1048576
    • 提供者：etpolo

  1. DDR_DDR2接口的FIFO设计

  2. 本文首先介绍了选题背景、国内外研究现状和论文的主要工作，接着对DDR SDRAM存储设备的原理和发展过程进行简介，并介绍了DDR SDRAM的接口时 序，分析了其在系统中的位置、功能和作用，在此基础上提出了设计方案规划。 之后着重叙述了基于Stratix．II GX系列FPGA的DDR2接口的FIFO工程设计， 对于主控核心单元、数据输入单元和数据缓存单元进行了单独的模块化分析，并 且对主要模块进行了功能仿真，归纳问题。接着通过使用chipscope软件平台进行 在线调试，分析问题并提出相关关

  3. 所属分类：硬件开发

    • 发布日期：2017-09-19
    • 文件大小：5242880
    • 提供者：u010285122

  1. DDR2 千兆以太网

  2. 在高速大 高速大 数据 的应用中，高速大容量缓存 的应用中，高速大容量缓存 的应用中，高速大容量缓存 的应用中，高速大容量缓存 的应用中，高速大容量缓存 的应用中，高速大容量缓存 是必不可少 是必不可少 是必不可少 的硬件 。当前在 当前在 FPGA系统中 系统中 使用 较为广泛的高速大容量存储器有 较为广泛的高速大容量存储器有 较为广泛的高速大容量存储器有 较为广泛的高速大容量存储器有 较为广泛的高速大容量存储器有 较为广泛的高速大容量存储器有 经典 速度较低的单 速度较低的单 速度较低的单

  3. 所属分类：硬件开发

    • 发布日期：2017-12-31
    • 文件大小：1048576
    • 提供者：ycchao1020

  1. EDA/PLD中的基于FPGA的DDR3多端口读写存储管理系统设计

  2. 机载视频图形显示系统主要实现2D图形的绘制，构成各种飞行参数画面，同时叠加实时的外景视频。由于FPGA具有强大逻辑资源、丰富IP核等优点，基于FPGA的嵌入式系统架构是机载视频图形显示系统理想的架构选择。视频处理和图形生成需要存储海量数据，FPGA内部的存储资源无法满足存储需求，因此需要配置外部存储器。     与DDR2 SDRAM相比，DDR3 SDRAM带宽更好高、传输速率更快且更省电，能够满足吞吐量大、功耗低的需求，因此选择DDR3 SDRAM作为机载视频图形显示系统的外部存储器。

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：472064
    • 提供者：weixin_38690376

  1. 基于FPGA的DDR3多端口读写存储管理系统设计

  2. 机载视频图形显示系统主要实现2D图形的绘制，构成各种飞行参数画面，同时叠加实时的外景视频。由于FPGA具有强大逻辑资源、丰富IP核等优点，基于FPGA的嵌入式系统架构是机载视频图形显示系统理想的架构选择。视频处理和图形生成需要存储海量数据，FPGA内部的存储资源无法满足存储需求，因此需要配置外部存储器。     与DDR2 SDRAM相比，DDR3 SDRAM带宽更好高、传输速率更快且更省电，能够满足吞吐量大、功耗低的需求，因此选择DDR3 SDRAM作为机载视频图形显示系统的外部存储器。

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：1048576
    • 提供者：weixin_38680664