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搜索资源列表

  1. 基于FPGA的高速计数器设计

  2. 基于FPGA的高速计数器设计，pdf格式

  3. 所属分类：硬件开发

    • 发布日期：2009-05-26
    • 文件大小：307200
    • 提供者：star_xinger

  1. EDA—EDA技术实用教程(pdf影印)

  2. 学习VHDL和FPGA的经典资料 第 1 章 概述 1.1 EDA 技术及其发展 1.2 EDA 技术实现目标 1.3 硬件描述语言VHDL 1.4 VHDL 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2

  3. 所属分类：硬件开发

    • 发布日期：2010-06-07
    • 文件大小：8388608
    • 提供者：zt839486421

  1. FPGA实际开发论文

  2. 基于Nios_的自定制PWM模块设计与实现 基于单片机和FPGA的多功能计数器的设计 基于FPGA和LabVIEW的任意波形发生器设计 基于FPGA的虚拟逻辑分析仪设计 51单片机与FPGA的UART通信模式研究 基于FPGA的高速定点FFT算法的实现

  3. 所属分类：电信

    • 发布日期：2011-03-25
    • 文件大小：9437184
    • 提供者：fbs1120

  1. 高级 FPGA 教学实验平台实验指导书－逻辑设计

  2. 第一章、ALTERA QUATUSII 5.0 使用介绍...................................... 3 1. 概述 .................................................................. 3 2. QUATUSII 设计过程 ..................................................... 5 2.1. 建立工程 ......................

  3. 所属分类：硬件开发

    • 发布日期：2011-11-12
    • 文件大小：1048576
    • 提供者：nnectar

  1. EDA/SOPC 技术实验讲义

  2. 第一章 EDA_VHDL 实验/设计与电子设计竞赛 4 1-1、 应用QuartusII 完成基本组合电路设计 5 1-2. 应用QuartusII 完成基本时序电路的设计 6 1-3. 设计含异步清0 和同步时钟使能的加法计数器 7 1-4. 7 段数码显示译码器设计 8 1-5. 8 位数码扫描显示电路设计 9 1-6. 数控分频器的设计 10 1-7. 32 位并进/并出移位寄存器设计 10 1-8. 在QuartusII 中用原理图输入法设计8 位全加器 11 1-9. 在Quartu

  3. 所属分类：硬件开发

    • 发布日期：2012-04-18
    • 文件大小：3145728
    • 提供者：xiaosong89

  1. 多功能计数器

  2. 本设计给出了以CycloneII型FPGA EP2C8为核心的多功能计数器的基本原理与实现 方案。FPGA片内包括测频模块，测相模块，DDS查表模块及NIOSII处理器； NIOS核调节频 率字与相位字控制DDS查表模块并经片外高速DA DAC900输出正弦波。测频测相模块的片外 输入采用TI公司的宽带运放OPA699放大，并使用TL3116构建迟滞比较器整形为方波送入 FPGA片内，由可编程逻辑在FPGA内部组建的测频测相逻辑单元，采用等精度测量方法测得 结果并送NIOS核处理，在LCD上显

  3. 所属分类：硬件开发

    • 发布日期：2012-08-28
    • 文件大小：612352
    • 提供者：lianjun12

  1. VHDL：设计表示和综合

  2. 内容提要： 第一章 设计抽象与表示方法 设计挑战，设计表示与硬件描述语言，设计层次与特征，设计流程，系统芯片设计概念，电子设计自动化工具。 第二章 数字逻辑器件基础 常用通用逻辑器件，可编程阵列逻辑，通用阵列逻辑，CPLD，FPGA。 第三章 硬件的VHDL模型 设计实体，设计描述类型，综合与仿真建模，数据对象及其类型，多值逻辑与裁决。 第四章 组合和同步逻辑设计 组合逻辑电路设计，同步逻辑电路设计，LFSR计数器设计，基于FPGA的高速FIFO缓冲器设计。 第五章 控制逻辑有限状态机设计 M

  3. 所属分类：硬件开发

    • 发布日期：2013-09-10
    • 文件大小：19922944
    • 提供者：jingqiang13145

  1. 入门学习EDA实验指导书

  2. 入门学习EDA实验指导书 实验1 2选1多路选择器的VHDL设计 实验2 含异步清零和同步时钟使能的加法计数器设计 实验3 1位全加器原理图输入设计 实验4 2位十进制频率计原理图输入设计 实验5 7段数码显示译码器设计 实验6 数控分频器的VHDL设计 实验7 正弦信号发生器设计 实验8 基于状态机的ADC0809采样控制电路设计 实验9 循环冗余（CRC）模块设计 实验10 基于流水线技术的高速数字相关器设计 实验11 基于直接数字合成器（DDS）的正弦波形发生器设计 实验12 数字钟

  3. 所属分类：硬件开发

    • 发布日期：2018-08-06
    • 文件大小：7340032
    • 提供者：weixin_41048140

  1. 高速计数板FPGA解决方案.zip

  2. 该方案是针对100L/150L的尘埃粒子计数器的传感器解决方案，主控芯片为一颗Xilinx的Spartan6芯片，在此芯片内部使用Microblaze软核，运行类modbus协议，定制IP核用于多个通道的技术，有效缓解通道堵塞，压缩包包括整个项目文件，软核代码，PCB绘制文件以及通信协议。

  3. 所属分类：嵌入式

    • 发布日期：2020-05-21
    • 文件大小：42991616
    • 提供者：liuhfeng21

  1. 电源技术中的DSP 在电源设计中的应用

  2. 摘要： 采用分立元件或CPLD、FPGA 进行电源的信号发生和测量的设计，会增加硬件设计复杂程度，延长开发周期。为了简化电源信号发生及测量的硬件设计，缩短开发周期，本文提出一种基于DSP 的嵌入式操作平台，采用DDS（ 直接数字式频率合成器） 及乘法器矢量测量技术的设计方案。该方案利用DSP 的高速运算能力，通过实时计算来实现分立元件或CPLD、FPGA 的硬件逻辑功能。实验结果表明该方案切实可行。 　　0 引言 　　电源的信号测控部分由DDS信号发生和信号测量组成。DDS 在电源设计中的应

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：189440
    • 提供者：weixin_38751537

  1. EDA/PLD中的基于FPGA 的运动控制卡的设计和实现

  2. 摘  要：基于FPGA 的运动控制卡采用脉冲加方向的闭环控制方式，具有结构简单，集成度高、实时性好等优点。从硬件的构成、设计和算法实现等方面入手，阐述了运动控制卡的设计和开发。用硬件描述语言VHDL （very high speed integrated circuitHDL）和原理图结合的方式对FPGA 编程实现系统的主要硬件逻辑和算法，从而提高了系统的灵活性和移植性。在硬件算法上，采用乒乓操作处理高速的分频倍数数据流，提高了系统的实时性和控制精度；并且提出了一种基于加二计数器的分频算法，实现

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：225280
    • 提供者：weixin_38607479

  1. EDA/PLD中的FPGA的时钟频率同步设计

  2. 引 言 　　网络化运动控制是未来运动控制的发展趋势，随着高速加工技术的发展，对网络节点间的时间同步精度提出了更高的要求。如造纸机械，运行速度为1 500～1 800m／min，同步运行的电机之间1μs的时间同步误差将造成30 μm的运动误差。高速加工中心中加工速度为120 m／min时，伺服电机之间1μs的时间同步误差，将造成2 μm的加工误差，影响了加工精度的提高。 　　分布式网络中节点的时钟通常是采用晶振+计数器的方式来实现，由于晶振本身的精度以及稳定性问题，造成了时间运行的误差。时钟同

  3. 所属分类：其它

    • 发布日期：2020-11-08
    • 文件大小：169984
    • 提供者：weixin_38550834

  1. 基础电子中的状态机设计

  2. 状态机设计是几乎每个设计人员都会遇到的问题，状态机一般用在需要逐个串行执行事件的场合。状态机设计有两点需要注意，一是不要滥用状态机。笔者发现一些初学者发现状态机的好处之后，容易滥用。明明是一个计数器就可以完成的工作，而要用一个状态机实现。FPGA的一个较大的好处在于并行处理的高效高速，如果滥用状态机的话，有时就失去了FPGA的优势；二是状态机的写法，推荐使用双进程的状态机的结构来构造状态机好处是结构清晰，构造输出容易。因为可以早一拍得到次态逻辑，所以可以容易构造出干净的寄存器输出。 　　例如，

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：87040
    • 提供者：weixin_38738528

  1. EDA/PLD中的CPLD在多路高速同步数据采集系统中的应用

  2. 摘要：采用VHDL语言设计，用CPLD控制模/数转换电路，完成多路模拟输入的高速同步数/模转，具有容错和自检能力。CPLD与处理之间采用并行接口，具有很好的移植性、可靠性。     关键词：VHDL CPLD 高速同步数/模转换 容错和自检 并行接口 移植性 引言 CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)是在传统的PAL、GAL基础上发展而来的，具有多种工作方式和高集成、高速、高可靠性等明显的特点，在超高速领域和实时测控方面有非常

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：145408
    • 提供者：weixin_38711972

  1. 电源技术中的基于FPGA的高速可变周期脉冲发生器的设计

  2. 1 引 言 　　要求改变脉冲周期和输出脉冲个数的脉冲输出电路模块在许多工业领域都有运用。采用数字器件设计周期和输出个数可调节的脉冲发生模块是方便可行的。为了使之具有高速、灵活的优点，本文采用Atelra公司的可编程芯片FPGA设计了一款周期和输出个数可变的脉冲发生器。经过板级调试获得良好的运行效果。 　　2 总体设计思路 　　脉冲的周期由高电平持续时间与低电平持续时间共同构成，为了改变周期，采用两个计数器来分别控制高电平持续时间和低电平持续时间。计数器采用可并行加载初始值的N位减法计

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：84992
    • 提供者：weixin_38508126

  1. EDA/PLD中的基于CPLD/FPGA的出租车计费器

  2. 随着EDA技术的高速发展，电子系统的设计技术和工具发生了深刻的变化，大规模可编程逻辑器件CPLD／FPGA的出现，给设计人员带来了诸多方便。利用它进行产品开发，不仅成本低、周期短、可靠性高，而且具有完全的知识产权。本文介绍了一个以Altera公司可编程逻辑芯片EPM7128SLC84-15为控制核心、附加一定外围电路组成的出租车计费器系统。 1 系统组成 基于CPLD／FPGA的出租车计费器的组成如图1所示。各部分主要功能如下：(1)A计数器对车轮传感器送来的脉冲信号进行计数(每转一圈送

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：97280
    • 提供者：weixin_38711333

  1. 基于FPGA 的运动控制卡的设计和实现

  2. 摘  要：基于FPGA 的运动控制卡采用脉冲加方向的闭环控制方式，具有结构简单，集成度高、实时性好等优点。从硬件的构成、设计和算法实现等方面入手，阐述了运动控制卡的设计和开发。用硬件描述语言VHDL （very high speed integrated circuitHDL）和原理图结合的方式对FPGA 编程实现系统的主要硬件逻辑和算法，从而提高了系统的灵活性和移植性。在硬件算法上，采用乒乓操作处理高速的分频倍数数据流，提高了系统的实时性和控制精度；并且提出了一种基于加二计数器的分频算法，实现

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：294912
    • 提供者：weixin_38616139

  1. FPGA的时钟频率同步设计

  2. 引 言 　　网络化运动控制是未来运动控制的发展趋势，随着高速加工技术的发展，对网络节点间的时间同步精度提出了更高的要求。如造纸机械，运行速度为1 500～1 800m／min，同步运行的电机之间1μs的时间同步误差将造成30 μm的运动误差。高速加工中心中加工速度为120 m／min时，伺服电机之间1μs的时间同步误差，将造成2 μm的加工误差，影响了加工精度的提高。 　　分布式网络中节点的时钟通常是采用晶振+计数器的方式来实现，由于晶振本身的精度以及稳定性问题，造成了时间运行的误差。时钟同

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：217088
    • 提供者：weixin_38636655

  1. 便携式高精度脉冲信号产生和测量装置

  2. 本设计实现了一种基于FPGA便携式高精度脉冲信号产生和参数测量装置。信号产生功能实现，通过FPGA的定时器/计数器电路、输出比较电路产生。经调试，系统能够产生频率为1 MHz、脉宽为100 ns、幅度为5±0.1V、上升时间不大于30 ns、过冲不大于5%的矩形脉冲信号。测量功能实现，首先将待测信号进行阻抗匹配及衰减器处理，然后，通过FPGA的高速计数器进行等精度测频实现信号频率10 Hz到2 MHz的测量；通过高速数据采样及高速A/D转换实现幅度范围为0.1V到10 V、占空比测量范围为10%

  3. 所属分类：其它

    • 发布日期：2021-01-12
    • 文件大小：1048576
    • 提供者：weixin_38501363

  1. 怎样巧用DSP在电源设计中的应用？

  2. 导读： 采用分立元件或CPLD、FPGA  进行电源的信号发生和测量的设计，会增加硬件设计复杂程度，延长开发周期。为了简化电源信号发生及测量的硬件设计，缩短开发周期，本文提出一种基于DSP  的嵌入式操作平台，采用DDS( 直接数字式频率合成器) 及乘法器矢量测量技术的设计方案。该方案利用DSP  的高速运算能力，通过实时计算来实现分立元件或CPLD、FPGA 的硬件逻辑功能。实验结果表明该方案切实可行。　　0 引言　　电源的信号测控部分由DDS信号发生和信号测量组成。DDS 在电源设计中的应用

  3. 所属分类：其它

    • 发布日期：2021-01-12
    • 文件大小：82944
    • 提供者：weixin_38659812
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