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  1. IODELAY输入输出延迟单元

  2. XILINX fpga开发中，使用IODELAY模块控制信号的输入和输出延迟过程

  3. 所属分类：硬件开发

    • 发布日期：2016-05-21
    • 文件大小：321536
    • 提供者：duncan_lv

  1. 输入输出延迟单元IODELAY简介

  2. 每个I/O模块包含一个可编程绝对延迟单元，称为IODELAY。IODELAY可以连接到ILOGIC/ISERDES或OLOGIC/OSERDES模块，也可同时连接到这两个模块。IODELAY是具有64个tap的环绕延迟单元，具有标定的tap分辨率（见附图1）。IODELAY可用于组合输入通路、寄存输入通路、组合输出通路或寄存输出通路，还可以在内部资源中直接使用。IODELAY允许各输入信号有独立的延迟。

  3. 所属分类：其它

    • 发布日期：2018-06-28
    • 文件大小：307200
    • 提供者：xinxulsq

  1. 基于FPGA和DVI视频接收器设计

  2. 给出了一个符合DVI1.0规范的基于FPGA的视频接收器的实现方法,该方法利用FPGA内置的PLL和IODELAY模块实现时钟恢复和相位调整,可节约数字时钟管理模块(DCM)； 利用FPGA内置的ISERDES和DDR实现串/并转换，并用逻辑来实现字对齐，利用FIFO来实现通道对齐;最后经过解码，输出视频信号。

  3. 所属分类：其它

    • 发布日期：2020-08-31
    • 文件大小：266240
    • 提供者：weixin_38555350

  1. SFI-4接口的数据处理

  2. SFI-4接口的数据处理分为I/O接口处理和用户FIFO两大功能，其中关键的部分是I/O接口处理，它把高速的数据在FPGA内部利用了Virtex-5器件内部的ISERDES、OSERDES和IODELAY资源进行了串并转换和DPA(动态相位对齐)。下面来介绍各个功能部分的设计原理。

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：174080
    • 提供者：weixin_38742656

  1. 基于FPGA和DVI视频接收器设计

  2. 给出了一个符合DVI1.0规范的基于FPGA的视频接收器的实现方法,该方法利用FPGA内置的PLL和IODELAY模块实现时钟恢复和相位调整,可节约数字时钟管理模块(DCM)； 利用FPGA内置的ISERDES和DDR实现串/并转换，并用逻辑来实现字对齐，利用FIFO来实现通道对齐;最后经过解码，输出视频信号。与采用专用视频接口接收芯片相比，其充分利用FPGA自身的资源，提高了系统集成度，减少了资源消耗。

  3. 所属分类：其它

    • 发布日期：2020-10-17
    • 文件大小：266240
    • 提供者：weixin_38694699

  1. SPI-4接口的数据处理

  2. 从图1所示的系统框图中可以看出内部处理是相当复杂的，为了让读者更好地了解接口的设计过程，笔者在框图中划分了内部处理模块，即分为LO接口处理模块、用户FIFO和参数配置3大部分。其中最关键的部分是I/O接口处理，它把高速数据在FPGA内部利用Virtex-5器件内部ISERDES、OSERDES和IODELAY资源进行了串并转换和DPA(动态相位对齐)。 　　图1 Xilinx SPL-4解决方案框图 　　(1)Sink Core I/0接口设计 　　对于数据通道，Sink Core的接

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：221184
    • 提供者：weixin_38555616

  1. SFI-4接口的数据处理

  2. SFI-4接口的数据处理分为I/O接口处理和用户FIFO两大功能，其中关键的部分是I/O接口处理，它把高速的数据在FPGA内部利用了Virtex-5器件内部的ISERDES、OSERDES和IODELAY资源进行了串并转换和DPA(动态相位对齐)。下面来介绍各个功能部分的设计原理。 　　(1)收端的RXI/F模块 　　来自I/O引脚的接收端数据一方面在FPGA I/0内部通过ISERDES进行串并转换，然后把数据速率降低1/4供内部处理；另一方面用移相状态机在IODELAY模块上进行移相，多

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：129024
    • 提供者：weixin_38562026

  1. 三维成像激光雷达高带宽数据采集与存储系统

  2. 设计了三维成像激光雷达高带宽数据采集与存储系统。为保证系统存储的实时性，通过PCIE 3.0 (peripheral component interface express 3.0)将数据传输到计算机，将回波数据存储到固态硬盘（SSD）大容量盘阵中。针对系统中多片模数转换器（ADCs）采样数据不同步问题，提出了高速信号同步触发电路及现场可编程逻辑门阵列（FPGA）固有路径延迟校准算法。为了精确测量激光雷达内光路触发脉冲与系统时钟之间的延时量，设计了基于多级输入输出延迟（IODELAY）单元的时间

  3. 所属分类：其它

    • 发布日期：2021-01-26
    • 文件大小：12582912
    • 提供者：weixin_38614391