对于10Gbps及以上数据速率的SerDes，每个数据位的单位间隔是随着近 20～30ps的信号上升/下降时间而缩短的。选择合适的封装互连结构，有效地传输这些信号已成为最大限度减少信号完整性问题的重要考虑因素，如串扰、阻抗不连续性等。对于低成本应用，键合线封装是替代相对高端的倒装芯片封装的首选方案，但它缺乏执行大I/O数、控制阻抗及为芯片提供有效电源的设计灵活性。 　　本文将讨论通过优化封装内的阻抗不连续性和改善其回波损耗性能，以满足10Gbps SerDes键合线封装规范。 　　差分阻抗