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  1. Verilog RTL级语法常用概念整理

  2. Verilog RTL级语法常用概念整理

  3. 所属分类：专业指导

    • 发布日期：2010-07-22
    • 文件大小：28672
    • 提供者：zetybo

  1. 基于RTL级实现的ADPCM编解码器

  2. 本课题是在Intel 1992年用软体实现的一种ADPCM算法的基础上，以硬 件方式来实现语音数据的编码和解码。当采用16KHz的采样频率，采样数据 为16位PCM时，数据传输速率为256kbps，当被压缩为4位ADPCM格式 数据后，数据传输速率减少到64kbps；采用8KHz的采样频率时，数据传输 速率为32kbps。因此数据传输所需要的信道带宽也相应减少。此处理器只适 用于16位线性PCM格式的数据输入，内含一个编码器和一个解码器，可以 同时进行一个信道编码和一个信道解码，而且当不需要进

  3. 所属分类：其它

    • 发布日期：2010-10-31
    • 文件大小：3145728
    • 提供者：zghnxyzhw

  1. 用verilog实现求最大公约数

  2. 用verilog实现最大公约数，rtl级，包括测试模块

  3. 所属分类：Java

    • 发布日期：2010-11-04
    • 文件大小：7168
    • 提供者：wuxiaomaywu098

  1. verilog中多个else_if级联造成的综合电路的低效率及解决办法

  2. 通过在quartus中仿真并分析综合后的RTL图，分析了多个else_if级联对综合结果的影响，说明了为什么我们要避免这样的代码风格。提出了解决办法，包括使用多个if_else来代替else_if的多级级联，还有用casex语句来代替多个esle_if级联。

  3. 所属分类：嵌入式

    • 发布日期：2010-12-02
    • 文件大小：48128
    • 提供者：huigenb

  1. 从RTL级真实理解阻塞与非阻塞_原创

  2. 从RTL级真实理解阻塞与非阻塞_原创，顺便理解一下 免得以后出错，呵呵

  3. 所属分类：硬件开发

    • 发布日期：2011-01-20
    • 文件大小：133120
    • 提供者：gaohaosky

  1. 讲授RTL级设计的课件

  2. 介绍数字系统RTL设计的课件,适合学习.内容包括 第一步，系统需求分析 ； 第二步，系统级建模及验证； 第三步，模块接口及时序设计 数据通路 控制逻辑 第四步，代码编写； 之后，进行正常的设计迭代

  3. 所属分类：嵌入式

    • 发布日期：2011-06-02
    • 文件大小：881664
    • 提供者：lhtbjut

  1. 用VHDL作RTL级的硬件设计

  2. 用VHDL作RTL级的硬件设计，用VHDL作RTL级的硬件设计，用VHDL作RTL级的硬件设计，用VHDL作RTL级的硬件设计，用VHDL作RTL级的硬件设计，用VHDL作RTL级的硬件设计，用VHDL作RTL级的硬件设计，用VHDL作RTL级的硬件设计，用VHDL作RTL级的硬件设计，用VHDL作RTL级的硬件设计，用VHDL作RTL级的硬件设计，用VHDL作RTL级的硬件设计，用VHDL作RTL级的硬件设计，用VHDL作RTL级的硬件设计，用VHDL作RTL级的硬件设计，用VHDL作RTL

  3. 所属分类：硬件开发

    • 发布日期：2011-10-12
    • 文件大小：28311552
    • 提供者：devpearl110

  1. verilog RTL级代码编写指导（20篇精华文章）

  2. verilog RTL级代码编写指导（20篇精华文章）目录： Actel HDL Coding Style Guide； Advanced High-level HDL Design Techniques for Programmable Logic； Designing Safe Verilog State Machines with Synplify； fpga优秀设计的十条戒律； Guide to HDL Coding Styles for Synthesis； IEEE P1364.1

  3. 所属分类：硬件开发

    • 发布日期：2011-12-09
    • 文件大小：9437184
    • 提供者：didixing

  1. VHDL转换成Verilog vvToForm(RTL VHDL to Verilog)

  2. 通过对VHDL语法及语义分析,把VHDL描述的电路,转成Verilog文件,支持RTL级.

  3. 所属分类：专业指导

    • 发布日期：2006-03-16
    • 文件大小：189440
    • 提供者：RedBrier

  1. Verilog第三讲_RTL概念与RTL级建模

  2. Verilog的RTL概念和建模，适合Verilog的初学者。

  3. 所属分类：嵌入式

    • 发布日期：2013-01-08
    • 文件大小：307200
    • 提供者：mabaolin2008

  1. Verilog_HDL模型（门级_RTL级_算法级_系统级）

  2. Verilog模型可以是实际电路不同级别的抽象。所谓不同的抽象级别，实际上是指同一个物理电路，可以在不同的层次上用Verilog语言来描述它，如果只从行为和功能的角度来描述某一电路模块，就称为行为模块；如果从电路结构的角度来描述该电路模块，就称为结构模块。抽象的级别和它们对应的模块类型常可以分为以下5种 (1) 系统级(system) //行为级 (2) 算法级(algorithmic) //行为级 (3) RTL级(RegisterTransferLevel): //行为级 (4) 门级(g

  3. 所属分类：硬件开发

    • 发布日期：2013-05-10
    • 文件大小：314368
    • 提供者：lhrace11

  1. RTL级和行为级的区别

  2. 本文主要讲解了，利用FPGA设计的流程中，RTL级同行为级的主要区别，对于更好地理解FPGA的工作原理很有帮助。

  3. 所属分类：硬件开发

    • 发布日期：2013-10-20
    • 文件大小：151552
    • 提供者：u010896575

  1. 如何保证RTL 设计与综合后网表的一致性

  2. ：在超大规模数字集成电路的设计中，我们使用逻辑综合工具来完成从RTL设计到门级网表的转化。我们希望它综合出的门级网表与我们的RTL设计在逻辑和时序上完全一致。但是某些书写风格和设计思路却会造成两者不一致的情况，降低我们的工作效率。本文列举了三种RTL设计与综合后网表不一致的情况，并给出了解决方法．我们以Design Compiler为例，来说明设计RTL时应该注意的问题。在仿真和调试时，我们使用了NC-Verilog和Debussy。

  3. 所属分类：嵌入式

    • 发布日期：2008-11-11
    • 文件大小：66560
    • 提供者：rainet

  1. RTL低功耗设计

  2. RTL级的低功耗设计，对芯片设计者来说很有用，希望能够帮到您

  3. 所属分类：嵌入式

    • 发布日期：2015-11-28
    • 文件大小：713728
    • 提供者：warwime1

  1. 数字集成电路RTL级低功耗设计技术

  2. 数字集成电路RTL级低功耗设计技术，对芯片设计者来说很有用，希望可以帮到您

  3. 所属分类：嵌入式

    • 发布日期：2015-11-28
    • 文件大小：226304
    • 提供者：warwime1

  1. ARM Cortex-M3 RTL源代码

  2. ARM官方资源，可以去官方下载，或者直接在这里下载，RTL级代码，可以用于调试

  3. 所属分类：硬件开发

    • 发布日期：2018-09-21
    • 文件大小：15728640
    • 提供者：u012116328

  1. 一种基于SystemC的系统级软硬件协同设计新模型

  2. 分析了SystemC的建模特性，提出了一种基于SystemC的系统级设计新模型，即从系统功能描述开始逐步细化，建立模型间通信抽象的事务模型，对抽象通信具体化，最后形成通信模型。以此为基础进行RTL级综合，完成软硬件协同设计。本方法应用于一款导航芯片的设计，有效地缩短了研制周期,降低了开发成本,提高了系统设计质量。

  3. 所属分类：其它

    • 发布日期：2020-10-26
    • 文件大小：182272
    • 提供者：weixin_38701407

  1. 基于AMBA架构的SoC系统事务级建模

  2. 1.引言随着集成电路制造技术的发展，VLSI已经进入了SoC(System-on-Chip)片上系统时代。对于复杂的片上系统而言，系统验证占整个设计时间的60%-70%，其中涉及到软件与硬件的协同工作等等。传统的系统验证在RTL级进行，RTL提供更精确接近实现的同时，也加长了验证时间以及此时发现问题再修改带来的成本增加，所以非常有必要地在尽可能早地进行有效的系统验证。SystemC作为一种系统描述语言应运而生，它支持从系统级到门级的描述，解决了传统片上系统设计方法中不同级别使用不同描述语言带来的

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：202752
    • 提供者：weixin_38637884

  1. EDA/PLD中的用Verilog HDL进行可综合RTL设计概述

  2. 1 前言 　　由于Verilog HDL硬件描述语言语法灵活、易懂，非常接近c语言的风格，所以逐渐成为集成电路设计领域中最为流行的设计语言。正是由于硬件描述语言的出现，才使得大规模、超大规模、特大规模、甚至千万门系统级SOC设计成为可能。 　　2 可综合RTL描述 　　Verilog HDL硬件描述语言既可以用于行为级建模，又可以用于RTL级建模，还可以用于可综合的RTL级建模。设计工程师可以根据自己的需要来选择不同的建模方式。在项目初期，设计工程师应该选择行为级建模来构建目标系统。随着设

  3. 所属分类：其它

    • 发布日期：2020-11-03
    • 文件大小：113664
    • 提供者：weixin_38712279

  1. 用Verilog HDL进行可综合RTL设计概述

  2. 1 前言 　　由于Verilog HDL硬件描述语言语法灵活、易懂，非常接近c语言的风格，所以逐渐成为集成电路设计领域中为流行的设计语言。正是由于硬件描述语言的出现，才使得大规模、超大规模、特大规模、甚至千万门系统级SOC设计成为可能。 　　2 可综合RTL描述 　　Verilog HDL硬件描述语言既可以用于行为级建模，又可以用于RTL级建模，还可以用于可综合的RTL级建模。设计工程师可以根据自己的需要来选择不同的建模方式。在项目初期，设计工程师应该选择行为级建模来构建目标系统。随着设计

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：142336
    • 提供者：weixin_38628612
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