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搜索资源列表

  1. Verilog 数字系统设计

  2. Verilog 数字系统设计—RTL综合、测试平台与验证

  3. 所属分类：嵌入式

    • 发布日期：2011-11-11
    • 文件大小：35651584
    • 提供者：xdylang1004

  1. verilog数字系统设计-rtl综合、测试平台与验证

  2. verilog sheji verilog数字系统设计-rtl综合、测试平台与验证

  3. 所属分类：嵌入式

    • 发布日期：2012-12-07
    • 文件大小：36700160
    • 提供者：zmli676

  1. Verilog +HDL(清晰pdf)

  2. 全书共分9 章，各章内容简要介绍如下。 • 第1 章:介绍HDL 的设计方法， Verilog 与VHDL 、C 等语言的区别，以及 HDL 语言的设计与验证流程。 • 第2 章:介绍Verilog 的语言基础. • 第3 章:重点介绍Verilog 的3 种描述方法和不同的设计层次. • 第4 章:介绍RTL 建模的概念和一些常用电路的Verilog 设计方法，最后引申 出Verilog 语言的可综合子集。 第5 章:总结了常用的RTL 同步设计原则，逐一介绍了设计模块的划分、设 计组合逻辑

  3. 所属分类：C/C++

    • 发布日期：2013-07-01
    • 文件大小：14680064
    • 提供者：dongzhongyan

  1. verilog数字系统设计-rtl综合、测试平台与验证

  2. verilog数字系统设计-rtl综合、测试平台与验证，相当实用的工具书

  3. 所属分类：嵌入式

    • 发布日期：2014-04-22
    • 文件大小：35651584
    • 提供者：xiangzhijie

  1. 设计与验证：Verilog HDL(带书签）

  2. 全书共分9 章，各章内容简要介绍如下。 • 第1 章:介绍HDL 的设计方法， Verilog 与VHDL 、C 等语言的区别，以及 HDL 语言的设计与验证流程。 • 第2 章:介绍Verilog 的语言基础. • 第3 章:重点介绍Verilog 的3 种描述方法和不同的设计层次. • 第4 章:介绍RTL 建模的概念和一些常用电路的Verilog 设计方法，最后引申 出Verilog 语言的可综合子集。 第5 章:总结了常用的RTL 同步设计原则，逐一介绍了设计模块的划分、设 计组合逻辑

  3. 所属分类：嵌入式

    • 发布日期：2018-09-02
    • 文件大小：14680064
    • 提供者：iszhangwd

  1. vivado_软件使用流程.docx

  2. Vivado软件的使用 一、 建立工程 1.1新建一个工程 或者： 1.2设置工程名字和路径。输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在制定存储路径下建立独立的文件夹设置完成后，点击Next。注意： 工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成。 1.3选择RTL Project一项，并勾选Do not specify sources at this time，勾选该选项是为了跳过在新建工程的过程

  3. 所属分类：硬件开发

    • 发布日期：2019-06-21
    • 文件大小：4194304
    • 提供者：weixin_42625444

  1. 基于高层次综合工具的BIST控制器设计

  2. 存储器内建自测试（MBIST）技术在存储器测试中具有广泛应用，针对传统寄存器传输级描述语言设计BIST控制器的过程相对繁琐、专用EDA工具定义算法的灵活性差和电路结构固定等问题，提出采用高层次综合工具设计BIST控制器的方法。以SRAM为对象，采用C语言描述MARCH算法，并采取端口分配、流水线优化和数组分割等优化方案完善设计。最后借助FPGA平台验证评估了高层次综合工具输出的RTL级代码电路的功能可靠性和规模可控性。相对于传统的两种方法，摆脱了算法实现和电路结构设计的局限性，缩短了算法实现周期

  3. 所属分类：其它

    • 发布日期：2020-10-16
    • 文件大小：302080
    • 提供者：weixin_38631329

  1. 基础电子中的典型ASIC设计详细流程

  2. 典型ASIC设计具有下列相当复杂的流程： 　　1） 、结构及电气规定。 　　2）、RTL级代码设计和仿真测试平台文件准备。 　　3）、为具有存储单元的模块插入BIST（Design For test 设计）。 　　4）、为了验证设计功能，进行完全设计的动态仿真。 　　5）、设计环境设置。包括使用的设计库和其他一些环境变量。 　　6）、使用 Design Compiler工具，约束和综合设计，并且加入扫描链（或者JTAG）。 　　7）、使用 Design Compiler自带静态时序

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：38912
    • 提供者：weixin_38653664

  1. JPEG图像硬件解码低功耗设计

  2. 分析了JPEG标准的压缩/解压缩算法，以VLSI方式实现了基于JPEG标准的解码流程，在关键模块——Huffman解码、IDCT上进行了算法级、结构级和电路级等层次的综合考虑，使其有更好的功耗代价，使其能够在图像传感器上得到应用。通过测试平台对其VLSI进行了RTL级和门级的仿真。结果表明，功能符合需求。

  3. 所属分类：其它

    • 发布日期：2020-10-26
    • 文件大小：233472
    • 提供者：weixin_38698943

  1. EDA/PLD中的典型ASIC设计主要流程

  2. 典型ASIC设计具有下列相当复杂的流程：  1) 、结构及电气规定。  2）、RTL级  典型ASIC设计具有下列相当复杂的流程：  1) 、结构及电气规定。  2）、RTL级代码设计和仿真测试平台文件准备。  3）、为具有存储单元的模块插入BIST(Design For test 设计)。   4）、为了验证设计功能,进行完全设计的动态仿真。   5）、设计环境设置。包括使用的设计库和其他一些环境变量。   6）、使用 Design Compiler工具,约束和综合设计,并且加入扫描链（或者J

  3. 所属分类：其它

    • 发布日期：2020-11-19
    • 文件大小：39936
    • 提供者：weixin_38507923

  1. 典型ASIC设计详细流程

  2. 典型ASIC设计具有下列相当复杂的流程： 　　1） 、结构及电气规定。 　　2）、RTL级代码设计和仿真测试平台文件准备。 　　3）、为具有存储单元的模块插入BIST（Design For test 设计）。 　　4）、为了验证设计功能，进行完全设计的动态仿真。 　　5）、设计环境设置。包括使用的设计库和其他一些环境变量。 　　6）、使用 Design Compiler工具，约束和综合设计，并且加入扫描链（或者JTAG）。 　　7）、使用 Design Compiler自带静态时序

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：37888
    • 提供者：weixin_38688097

  1. 典型ASIC设计主要流程

  2. 典型ASIC设计具有下列相当复杂的流程：  1) 、结构及电气规定。  2）、RTL级  典型ASIC设计具有下列相当复杂的流程：  1) 、结构及电气规定。  2）、RTL级代码设计和仿真测试平台文件准备。  3）、为具有存储单元的模块插入BIST(Design For test 设计)。   4）、为了验证设计功能,进行完全设计的动态仿真。   5）、设计环境设置。包括使用的设计库和其他一些环境变量。   6）、使用 Design Compiler工具,约束和综合设计,并且加入扫描链（或者J

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：38912
    • 提供者：weixin_38710781