静态时序分析器 用Python实现的逻辑电路静态时序分析器 :electric_plug: :high_voltage: （2018） 该分析器实现了几个部分，并输出HTML files 。 它在从Verilog ＆ C创建的自定义设计获得的门级网表上起作用。 使用SCL JSON file和包含Timing Constraints ， Net Capacitances和Clock Skews SCL JSON file作为输入，系统： 从GUI提取模块名称并在门级网表文件中找到它 搜索标