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搜索资源列表

  1. VLSI测试和可测试性设计

  2. 测试矢量生成方法 可测试性技术 可测试性包括可控制性（controllability）和可观察性（observability）两种特性。

  3. 所属分类：其它

    • 发布日期：2011-01-18
    • 文件大小：147456
    • 提供者：gaolicai

  1. VLSI_Test_Principles_and_Architectures_Design_for_Testability.pdf

  2. 超大规模集成电路测试原理和结构，适合可测性设计工程师和在读研究生和博士生。VLSI DFT经典书籍。

  3. 所属分类：硬件开发

    • 发布日期：2011-04-12
    • 文件大小：5242880
    • 提供者：mapledove

  1. VLSI测试方法学和可测性设计

  2. 一本很好的学习VLSI测试的书-- VLSI测试方法学和可测性设计

  3. 所属分类：嵌入式

    • 发布日期：2016-01-17
    • 文件大小：6291456
    • 提供者：qq_33205144

  1. VLSI测试方法学和可测性设计part2

  2. VLSI测试方法学和可测性设计--Part2

  3. 所属分类：嵌入式

    • 发布日期：2016-01-17
    • 文件大小：6291456
    • 提供者：qq_33205144

  1. VLSI测试方法学和可测性设计part3

  2. VLSI测试方法学和可测性设计--Part3

  3. 所属分类：嵌入式

    • 发布日期：2016-01-17
    • 文件大小：4194304
    • 提供者：qq_33205144

  1. VLSI测试方法学和可测性设计

  2. 本书系统介绍超大规模集成电路（VLSI）的测试方法学和的可测性设计，为读者进行更深层次的电路设计、模拟、测试和分析打下良好的基础，也为电路（包括电路级、芯片级和系统级）的设计、制造、测试和应用之间建立一个相互交流的平台。 本书主要内容为电路测试、分析的基本概念和理论，数字电路的描述和模拟方法，组合电路和时序电路的测试生成方法，专用可测性设计，扫描和边界扫描理论，IDDQ测试，*和伪*测试原理，各种测试生成电路结构及其生成序列之间的关系，与MY邓列相关的其他测试生成方法，内建自测度原理，各种数据

  3. 所属分类：专业指导

    • 发布日期：2019-03-01
    • 文件大小：4194304
    • 提供者：qq_24961281

  1. VLSI测试技术详解.pdf

  2. VLSI电路的测试技术如今面临着许多激动人心和复杂的挑战。在大型系统嵌入单个片上系统（SOC）并制造的时代 不断缩小技术，确保整个系统的正确行为非常重要。今天的电子设计和测试工程师必须处理这些复杂的问题异构系统（数字，混合信号，存储器），但很少有可能以详细和深入的方式研究整个领域。本书提供了极其广泛的学科知识，详细介绍了基础知识，以及最新和最先进的知识概念。它是故障模拟，ATPG，内存测试，DFT和BIST基础知识的教科书。但是，它也是一个完整的可测试性指南，适用于想要学习DFT软错误保护，用

  3. 所属分类：其它

    • 发布日期：2019-07-23
    • 文件大小：5242880
    • 提供者：weixin_39840588

  1. 基于USB 2.0的边界扫描控制器设计

  2. 随着超大规模集成电路（VLSI）、表面安装器件（SMD）、多层印制电路板（MPCB）等技术的发展，使得统一测控系统综合基带印制电路板上电路节点的物理可访问性正逐步恶化，电路和系统的可测试性急剧下降，常规测试面临挑战。通过研究VLSI芯片资料表明，大多数VLSI芯片都带边界扫描结构，如果将边界扫描技术应用到板级测试中，无疑将对电路板的连接故障和器件失效的准确诊断起到非常重要的作用。边界扫描测试主控系统是实现这一技术必不可少的硬件系统。从JTAG（Joint Test Action Group）提出

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：165888
    • 提供者：weixin_38661087

  1. 基于LFSR优化的BIST低功耗设计

  2. 随着便携式设备和无线通讯系统在现实生活中越来越广泛的使用，可测性设计(DFT)的功耗问题引起了VLSI设计者越来越多的关注。因为在测试模式下电路的功耗要远远高于正常模式，必将带来如电池寿命、芯片封装、可靠性等一系列问题。随着集成电路的发展，内建自测试(BIST)因为具备了诸多优越性能(如降低测试对自动测试设备在性能和成本上的要求、可以进行At—speed测试及有助于保IP核的知识产权等)，已成为解决SoC测试问题的首选可测性设计手段。

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：489472
    • 提供者：weixin_38694343

  1. 基于LFSR优化的BIST低功耗设计

  2. 引言 　　随着便携式设备和无线通讯系统在现实生活中越来越广泛的使用，可测性设计(DFT)的功耗问题引起了VLSI设计者越来越多的关注。因为在测试模式下电路的功耗要远远高于正常模式，必将带来如电池寿命、芯片封装、可靠性等一系列问题。随着集成电路的发展，内建自测试(BIST)因为具备了诸多优越性能(如降低测试对自动测试设备在性能和成本上的要求、可以进行At—speed测试及有助于保IP核的知识产权等)，已成为解决SoC测试问题的首选可测性设计手段。 　　在BIST中常用线性反馈移位寄存器(LFS

  3. 所属分类：其它

    • 发布日期：2020-11-10
    • 文件大小：283648
    • 提供者：weixin_38714370

  1. 基于JTAG的互连测试技术

  2. 一、引言随着微电子技术进入超大规模集成电路（VLSI）时代，VLSI电路的高度复杂性及多层印制板、表面贴装（SMT）、圆片规模集成（WSI）和多芯片模块（MCM）技术在电路系统中的运用，使得电路节点的物理可访问性正逐步削减以至于消失，电路和系统的可测试性急剧下降，测试费用在电路和系统总费用中所占的比例不断上升，常规测试方法正面临着日趋严重的困难。测试算法的研究和测试实践证明了一个基本的事实：要对一个不具有可观测性的电路进行测试是徒劳的，只有提高电路的可测性设计（design for testab

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：81920
    • 提供者：weixin_38558660

  1. PCB可测试性设计技术要概述

  2. 随着技术进入超大规模集成（VLSI）时代，VLSI电路的高度复杂性及多层印制板、表面封装（SMT）、圆片规模集成（WSI）和多模块（MCM）技术在电路系统中的运用，都使得电路节点的物理可访问性正逐步削弱以至于消失，电路和系统的可测试性急剧下降，测试成本在电路和系统总成本中所占的比例不断上升，常规测试方法正面临着日趋严重的测试困难。 PCB可测试性设计技术要概述     在电路的逻辑设计完成后，通常是以手工的方式来加入可测试性（Testability）设计。激

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：137216
    • 提供者：weixin_38630358