Verilog 设计初学者例程一 时序电路设计 By 上海 无极可米 12/13/2001 ---------基础-----------1. 1/2分频器module halfclk(reset,clkin,clkout);input clkin,reset;output clkout;reg clkout; //输出设为regalways (posedge clkin) //上升沿触发beginif(!reset) clkout=0; //复位else clkout=~clkout;enden
