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搜索资源列表

  1. TCPIP协议栈及交换机源代码和联合仿真

  2. TCP/IP 协议栈用C++实现，仅实现最基本功能，很简单 交换机用verilog语言实现，含有最小值比较电路和调度算法。利用PLI实现C++和Verilog的联合仿真。

  3. 所属分类：嵌入式

    • 发布日期：2009-07-11
    • 文件大小：30720
    • 提供者：zaviichen

  1. FPGA/VHDL/Verilog/CPLD/及应用电子课件

  2. 1.1可编程逻辑器件概述 1.2 FPGA的设计方法与要求 1.3 FPGA的设计流程 1.3.5 嵌入微处理器的FPGA设计流程 1.4 FPGA的设计工具 2.1 Xilinx FPGA器件 2.1.2 SpartanⅡ和SpartanⅡE系列产品 2.2.1 FLEX系列产品 2.2.3 ACEX1K系列产品 2.2.7 Stratix系列产品 3.1 基于ISE5.2的输入方法 3.1.2 HDL语言输入 3.1.3 状态图输入 3.1.4 IP复用 3.2 基于Quartus的设计输

  3. 所属分类：硬件开发

    • 发布日期：2009-09-25
    • 文件大小：12582912
    • 提供者：ccpqpq

  1. Verilog语言及仿真

  2. 北京大学内部的Verilog语言及仿真的教程，供大家学习仿真时参考之用

  3. 所属分类：嵌入式

    • 发布日期：2010-03-24
    • 文件大小：648192
    • 提供者：xinghancanlan79

  1. verilog语言实现浮点数运算，正确程序代码+仿真

  2. verilog语言实现的浮点数运算，带流水线，包含程序源代码及仿真设置

  3. 所属分类：嵌入式

    • 发布日期：2010-07-30
    • 文件大小：128000
    • 提供者：lllmcy

  1. Verilog超详细教程

  2. 数字集成电路设计入门 从HDL到版图 介绍Verilog HDL, 内容包括： – Verilog应用 – Verilog语言的构成元素 – 结构级描述及仿真 – 行为级描述及仿真 – 延时的特点及说明 – 介绍Verilog testbench

  3. 所属分类：嵌入式

    • 发布日期：2010-09-08
    • 文件大小：2097152
    • 提供者：Life1Miss

  1. 北大Verilog HDL 课件

  2. 介绍Verilog HDL, 内容包括： Verilog应用 Verilog语言的构成元素 结构级描述及仿真 行为级描述及仿真 延时的特点及说明 介绍Verilog testbench 激励和控制和描述 结果的产生及验证 任务task及函数function 用户定义的基本单元(primitive) 可综合的Verilog描述风格

  3. 所属分类：嵌入式

    • 发布日期：2011-01-04
    • 文件大小：1048576
    • 提供者：ppcust

  1. Verilog-HDL实践与应用系统设计

  2. Verilog-HDL实践与应用系统设计本书从实用的角度介绍了硬件描述语言Verilog-HDL。通过动手实践,体验Verilog-HDL的语法结构、功能等内涵。在前五章,以简单的实例列举了Verilog-HDL的用法;在后四章,以应用系统为例详细讲解了系统设计的全过程。书中的全部例子都给出了仿真结果,其源代码都在本书所附的CD-ROM中,并均经过验证无误。 本书的前半部分特别适合于初学者,也可作为工程技术人员的参考内容。后半部分很适合工程开发和研究人员参考。本书除了介绍Verilog-HDL

  3. 所属分类：嵌入式

    • 发布日期：2011-02-22
    • 文件大小：14680064
    • 提供者：zhlyz2003

  1. Verilog超详细教程

  2. 介绍Verilog HDL, 内容包括： – Verilog应用 – Verilog语言的构成元素 – 结构级描述及仿真 – 行为级描述及仿真 – 延时的特点及说明 – 介绍Verilog testbench • 激励和控制和描述 • 结果的产生及验证 – 任务task及函数function – 用户定义的基本单元(primitive) – 可综合的Verilog描述风格

  3. 所属分类：硬件开发

    • 发布日期：2011-04-12
    • 文件大小：2097152
    • 提供者：swzhahaha

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

    • 发布日期：2011-11-12
    • 文件大小：296960
    • 提供者：noodles5320

  1. （熟读专家系列）《ModelSim电子系统分析及仿真》

  2. 《ModelSim电子系统分析及仿真》主要内容简介：ModelSim是优秀的HDL仿真软件之一，它能提供友好的仿真环境，是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术和单一内核仿真技术，编译仿真速度快，编译的代码与平台无关，便于保护IP核，个性化的图形界面和用户接口，为用户加快调错提供强有力的手段，是FPGA/ASIC设计的首选仿真软件。《ModelSim电子系统分析及仿真》以ModelSim 6.1f版软件为例，由浅入深、循序渐进地

  3. 所属分类：硬件开发

    • 发布日期：2013-08-15
    • 文件大小：48234496
    • 提供者：u011708448

  1. verilog语言 秒表程序源代码及时序图

  2. 详细提供verilog语言编写的秒表源代码及时序仿真图

  3. 所属分类：嵌入式

    • 发布日期：2014-04-16
    • 文件大小：400384
    • 提供者：lansemingjia

  1. 北大Verilog课件

  2. 介绍VerilogHDL, 内容包括： –Verilog应用 –Verilog语言的构成元素 –结构级描述及仿真 –行为级描述及仿真 –延时的特点及说明 –介绍Verilogtestbench •激励和控制和描述 •结果的产生及验证 –任务task及函数function –用户定义的基本单元(primitive) –可综合的Verilog描述风格 介绍Cadence Verilog仿真器, 内容包括： –设计的编译及仿真 –源库(source libraries)的使用 –用Verilog-X

  3. 所属分类：硬件开发

    • 发布日期：2015-02-08
    • 文件大小：2097152
    • 提供者：baidu_23207383

  1. Verilog超详细教程

  2. Verilog应用 – Verilog语言的构成元素 – 结构级描述及仿真 – 行为级描述及仿真 – 延时的特点及说明 – 介绍Verilog testbench • 激励和控制和描述 • 结果的产生及验证 – 任务task及函数function – 用户定义的基本单元(primitive) – 可综合的Verilog描述风格

  3. 所属分类：硬件开发

    • 发布日期：2015-06-04
    • 文件大小：2097152
    • 提供者：yanlei_0

  1. Verilog超详细教程

  2. 介绍Verilog HDL, 内容包括： – Verilog应用 – Verilog语言的构成元素 – 结构级描述及仿真 – 行为级描述及仿真 – 延时的特点及说明 – 介绍Verilog testbench • 激励和控制和描述 • 结果的产生及验证 – 任务task及函数function – 用户定义的基本单元(primitive) – 可综合的Verilog描述风格

  3. 所属分类：电信

    • 发布日期：2015-09-25
    • 文件大小：2097152
    • 提供者：l1211211

  1. spi fpga verilog 代码

  2. 简单易懂的spi线，使用Verilog语言编写，里面代码分为spi_master.v ;spi_slave.v，并且有仿真环境及testbench代码，强调一点，只是作为快速理解spi总线的，若要用于工程项目的话，还需要添加其他代码，请自行添加。

  3. 所属分类：其它

    • 发布日期：2016-11-23
    • 文件大小：68608
    • 提供者：zikong094

  1. 多功能电子钟的Verilog设计

  2. 摘 要：Verilog是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD结构，成为设计专用集成电路和其他集成电路的主流。通过应用Verilog HDL对多功能电子钟的设计，达到对Verilog HDL的理解，同时对CPLD器件进行简要了解。 本文的研究内容包括: 对Altera公司Flex 10K系列的EPF10K 10简要介绍，Altera公司软件Max+plusⅡ简要介绍和应用Verilog HDL对多

  3. 所属分类：嵌入式

    • 发布日期：2009-02-14
    • 文件大小：482304
    • 提供者：qq_16799779

  1. UART IP核(verilog代码及说明文档)

  2. 使用verilog HDL语言编写的串口IP核，其中的全部代码，经过波形仿真验证，内附说明文档，已经过仿真，可完美运行。

  3. 所属分类：硬件开发

    • 发布日期：2018-06-03
    • 文件大小：1048576
    • 提供者：qq_30206623

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

  1. 用verilog实现除法器(两种方法）

  2. 一、 实验目的与要求： 用verilog语言编写出一个除法器的代码，并在modelsim中进行功能仿真，认真的完成实验报告。 二、 实验设备（环境）及要求： 在modelsim环境下编写代码与测试程序，并仿真； 在synplify pro下编译，设置硬件并综合。 三、 实验内容及步骤： 1、 选择除法器的算法，本实验开始采用的是减法实现除法器的例子（比如十进制中的a/b，可先比较a与b的大小，如果a>b,则商加1，a<=a-b,再进行比较大小，直到a<b,商不变，余数为a）;

  3. 所属分类：硬件开发

    • 发布日期：2020-01-26
    • 文件大小：180224
    • 提供者：funing8258

  1. Verilog 代码编写

  2. 数字IC培训课程体系 课程 内容 课时（每课时两节课） 第一阶段，语言及工具基础。 Verilog/VHDL 复习基本编程语言，熟练掌握基本模块的RTL设计流程。 2课时 ISE/vivado 工具的使用， coregenerator、DCM等功能使用，top文件编写，基本的综合、布局布线、约束、错误排查，bit文件生成/下载。 3课时 Modsim/VCS 仿真工具基本功能介绍，仿真程序编写，仿真时序分析 2课时 Synplify/DC 熟悉基本综合工具使用，讲解FPGA与ASIC的区别（cl

  3. 所属分类：硬件开发

    • 发布日期：2019-09-01
    • 文件大小：199680
    • 提供者：drjiachen
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