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  1. VerilogHDL教程

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 1 5 3.5 编译指令 15 3.5.1 `defi

  3. 所属分类：C++

    • 发布日期：2009-08-30
    • 文件大小：3145728
    • 提供者：icomechang

  1. VerilogHDL硬件描述语言

  2. 目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `defin

  3. 所属分类：C++

    • 发布日期：2010-04-14
    • 文件大小：4194304
    • 提供者：yangxujunboy

  1. Verilog HDL硬件描述语言教程

  2. 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要素 14 3.1 标识符 14 3.2 注释 14 3.3 格式 14 3.4 系统任务和函数 15 3.5 编译指令 15 3.5.1 `define和`undef 15

  3. 所属分类：C++

    • 发布日期：2010-05-08
    • 文件大小：3145728
    • 提供者：youyouyike

  1. EDA/PLD中的Verilog HDL中的内置基本门

  2. Verilog HDL中提供下列内置基本门：　　1) 多输入门：and, nand,or, nor,xor,xnor　　2) 多输出门：buf, not　　3) 三态门：bufif0, bufif1, notif0,notif1　　4) 上拉、下拉电阻：pullup, pulldown　　5) MOS开关：cmos, nmos, pmos, rcmos, rnmos, rpmos　　6) 双向开关：tran,tranif0, tranif1, rtran, rtranif0, rtranif1　

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：28672
    • 提供者：weixin_38702339

  1. Verilog HDL的多输出门

  2. 多输出门有:buf not　　这些门都只有单个输入，一个或多个输出。这些门的实例语句的基本语法如下:multiple_output_gate_type[instance_name] (Out1, Out2, . . . OutN ,InputA);最后的端口是输入端口，其余的所有端口为输出端口。　　例如:buf B1 （Fan [0]，Fan [1]，Fan [2]，Fan [3]，Clk）;not N1 （PhA，PhB，Ready）;在第一个门实例语句中，Clk是缓冲门的输入。门B1有4个输

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：21504
    • 提供者：weixin_38632624