注册会员 | 设为首页 | 加入收藏夹
您好，欢迎光临本网站！[请登录] ！[注册会员]！  

搜索资源列表

  1. Verilog HDL程序设计与实践--云创工作室编著

  2. 有点大，分为两部分（上和下），还有一个超星阅读器 第1章　EDA设计与Verilog　HDL语言概述 　　1.1　EDA设计概述 　　1.1.1　EDA技术简介 　　1.1.2　EDA与传统电子系统设计方法 　　1.1.3　可编程逻辑器件对EDA技术的要求 　　1.2　Verilog　HDL语言简介 　　1.2.1　硬件描述语言说明 　　1.2.2　Verilog　HDL语言的历史 　　1.2.3　Verilog　HDL语言的能力 　　1.2.4　Verilog　HDL和VHDL语言的比较 　

  3. 所属分类：嵌入式

    • 发布日期：2009-08-04
    • 文件大小：14680064
    • 提供者：kygreen

  1. vhdl教程 挺好的资源

  2. vhdl学习资料，大家喜欢就看看吧VHDL培训教程 第一讲、VHDL简介及其结构 第二讲、VHDL中的对象、操作符、数据类型 第三讲、VHDL中的控制语句及模块 第四讲、状态机的设计VHDL培训教程 欢迎参加VHDL培训 浙江大学电子信息技术研究所 电子设计自动化(EDA)培训中心 编写:王勇 TEL:7951949或7951712 EMAIL:wangy@isee.zju.edu.cn第一讲、VHDL简介及其结构 • 通过本课的学习您可以了解以下几点 1、VHDL 的基本概念 2、VHDL的

  3. 所属分类：C

    • 发布日期：2008-10-27
    • 文件大小：490496
    • 提供者：ylw51100

  1. 夏宇闻著作：从算法设计到硬线逻辑的实现

  2. 学习FPGA和Verilog HDL语言的重要参考资料；内容：第一章数字信号处理、计算、程序、算法和硬线逻辑的基本概念；第二章 Verilog HDL设计方法概述；第三章 Verilog HDL的基本语法；第四章 不同抽象级别的Verilog HDL模型；第五章 基本运算逻辑和它们的Verilog HDL模型；第六章 运算和数据流动控制逻辑；第七章 有限状态机和可综合风格的Verilog HDL；第八章 可综合的VerilogHDL设计实例；第九章　虚拟器件和虚拟接口模型

  3. 所属分类：专业指导

    • 发布日期：2019-04-04
    • 文件大小：3145728
    • 提供者：wjkny

  1. 嵌入式系统/ARM技术中的PLD/FPGA硬件语言设计verilog HDL概述

  2. HDL概述 　　PLD能完成任何数字器件的功能，上至高性能CPU,下至简单的74电路，都可以用PLD来实现。PLD如同一张白纸或是一堆积木，工程师可以通过传统的原理图输入法，或是硬件描述语言自由的设计一个数字系统。通过软件仿真，我们可以事先验证设计的正确性。在PCB完成以后，还可以利用PLD的在线修改能力，随时修改设计而不必改动硬件电路。使用PLD来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。FPGA是现场可编程门阵列（Field Programable Gate Ar

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：91136
    • 提供者：weixin_38686231

  1. PLD/FPGA硬件编程语言Verilog HDL

  2. PLD/FPGA硬件语言设计verilogHDL,HDL概述随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是VHDL和verilogHDL及SystemVerilog。VHDL发展的较早，语法严格;而VerilogHDL是在C语言的基础上发展起来的一种硬

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：71680
    • 提供者：weixin_38714162

  1. EDA/PLD中的用Verilog HDL进行可综合RTL设计概述

  2. 1 前言 　　由于Verilog HDL硬件描述语言语法灵活、易懂，非常接近c语言的风格，所以逐渐成为集成电路设计领域中最为流行的设计语言。正是由于硬件描述语言的出现，才使得大规模、超大规模、特大规模、甚至千万门系统级SOC设计成为可能。 　　2 可综合RTL描述 　　Verilog HDL硬件描述语言既可以用于行为级建模，又可以用于RTL级建模，还可以用于可综合的RTL级建模。设计工程师可以根据自己的需要来选择不同的建模方式。在项目初期，设计工程师应该选择行为级建模来构建目标系统。随着设

  3. 所属分类：其它

    • 发布日期：2020-11-03
    • 文件大小：113664
    • 提供者：weixin_38712279

  1. EDA/PLD中的Verilog HDL 建模概述

  2. 在数字电路设计中，数字电路可简单归纳为两种要素：线和器件。线是器件管脚之间的物理连线；器件也可简单归纳为组合逻辑器件（如与或非门等）和时序逻辑器件（如寄存器、锁存器、RAM等）。一个数字系统（硬件）就是多个器件通过一定的连线关系组合在一块的。因此，Verilog HDL 的建模实际上就是如何使用HDL语言对数字电路的两种基本要素的特性及相互之间的关系进行描述的过程。 下面通过一些实例，以便对Verilog HDL 的设计建模有个大概的印象。 3.1 模块模块（module ）是Verilog 的

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：66560
    • 提供者：weixin_38727579

  1. Verilog HDL 语言概述

  2. Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL 语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。 Verilog HDL 语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog 仿真器进行验证。语言从C 编程语言中继承了多种操作

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：36864
    • 提供者：weixin_38600253

  1. 用Verilog HDL进行可综合RTL设计概述

  2. 1 前言 　　由于Verilog HDL硬件描述语言语法灵活、易懂，非常接近c语言的风格，所以逐渐成为集成电路设计领域中为流行的设计语言。正是由于硬件描述语言的出现，才使得大规模、超大规模、特大规模、甚至千万门系统级SOC设计成为可能。 　　2 可综合RTL描述 　　Verilog HDL硬件描述语言既可以用于行为级建模，又可以用于RTL级建模，还可以用于可综合的RTL级建模。设计工程师可以根据自己的需要来选择不同的建模方式。在项目初期，设计工程师应该选择行为级建模来构建目标系统。随着设计

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：142336
    • 提供者：weixin_38628612