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  1. VHDL设计FIR滤波器的文档

  2. 用FPGA设计15阶FIR低通滤波器。窗口类型为Hamming，Beta为0.5，FS为8.6kHz，FC为3.4kHz。编写Verilog HDL语言，用Modelsim进行仿真。本设计主要考虑工作速度，不必考虑芯片资源的耗用。高性能乘法器是实现高性能的FIR运算的关键。二进制数乘法的实质是部分积的移位累加。为了提高速度，我们分别使用了Booth编码，Wallace树，超前进位加法器，选择进位加法器结构。

  3. 所属分类：嵌入式

    • 发布日期：2009-05-19
    • 文件大小：452608
    • 提供者：SimeonChan

  1. 定点乘法器硬件描述语言的设计

  2. 用硬件描述语言设计乘法器。基于BOOTH算法。

  3. 所属分类：其它

    • 发布日期：2009-09-06
    • 文件大小：471040
    • 提供者：wj_wcy

  1. booth multiplier verilog code

  2. 用booth 算法实现的一个简单的乘法器，编程语言为verilog。可以作为大家参考。并给出了testbench。

  3. 所属分类：其它

    • 发布日期：2011-01-03
    • 文件大小：3072
    • 提供者：ouyds001

  1. 8位booth乘法器

  2. 8位booth乘法器的Verilog 代码和在Modlesim下的仿真

  3. 所属分类：硬件开发

    • 发布日期：2011-05-23
    • 文件大小：141312
    • 提供者：alexlo2008

  1. 基于booth算法的乘法器的verilog HDL实现

  2. 基于booth算法的乘法器的verilog HDL实现。

  3. 所属分类：硬件开发

    • 发布日期：2011-11-23
    • 文件大小：4096
    • 提供者：tangminnudt

  1. 64bit 乘法器

  2. 64位booth整数乘法器，在.13工艺库下综合能达到500MHz，采用了流水线技术

  3. 所属分类：嵌入式

    • 发布日期：2011-12-22
    • 文件大小：70656
    • 提供者：tangminnudt

  1. booth乘法器实现

  2. 基于booth算法的乘法器，采用移位来代替普通加法，对于FPGA等移位快于加法的器件很有参考价值

  3. 所属分类：其它

    • 发布日期：2015-05-20
    • 文件大小：1048576
    • 提供者：sulinxiao123

  1. booth乘法器

  2. booth乘法器,十八位，利用Verilog进行编写，src为源码文件。

  3. 所属分类：硬件开发

    • 发布日期：2016-01-16
    • 文件大小：23552
    • 提供者：alex_mxy

  1. 改进的Booth算法单精度浮点乘法器源码

  2. Verilog源代码，自带testbench，可用synopsys直接综合，或者自己testbench部分拆出来改一下用Quartus或者啥的直接综合，用了改进的Booth算法，但是没有对加法器进行优化，所以关键路径时间比较长，懒得改

  3. 所属分类：硬件开发

    • 发布日期：2017-06-28
    • 文件大小：8192
    • 提供者：qq_20163647

  1. booth乘法器verilog HDL代码

  2. booth乘法器verilog HDL代码,希望和我一样的初学借鉴，更希望高手指点一下

  3. 所属分类：其它

    • 发布日期：2009-01-20
    • 文件大小：141312
    • 提供者：tyfjkb

  1. 16*16bits booth multiplier

  2. 16*16bits的改进新乘法器 基于一种运算空间实现寄存器的循环利用（减少资源）已实现快速完成乘法运算 比传统的乘法器要快几倍

  3. 所属分类：硬件开发

    • 发布日期：2018-06-13
    • 文件大小：2048
    • 提供者：bianqin2436

  1. Verilog 32位booth乘法器

  2. 32位有符号数Booth乘法器，用Verilog代码实现，只是初级的设计。

  3. 所属分类：嵌入式

    • 发布日期：2019-09-30
    • 文件大小：3072
    • 提供者：fllow_you_heart

  1. 基于booth算法的乘法器的verilog实现

  2. 8位Booth乘法器设计,8位乘8位的基2的booth乘法器的verilog实现。满足1)利用硬件描述语言描述8位数乘法器运算；2)输入为复位信号、乘法执行按键；3）时钟信号为开发板上时钟信号。

  3. 所属分类：硬件开发

    • 发布日期：2020-05-28
    • 文件大小：2048
    • 提供者：weixin_47989126

  1. 基于Verilog HDL设计实现的乘法器性能研究

  2. 本文在设计实现乘法器时，采用了4-2和5-2混合压缩器对部分积进行压缩，减少了乘法器的延时和资源占 用率；经Xilinx ISE和Quartus II两种集成开发环境下的综合仿真测试，与用Verilog HDL语言实现的两位阵列乘法器和传统的 Booth编码乘法器进行了性能比较，得出用这种混合压缩的器乘法器要比传统的4-2压缩器构成的乘法器速度提高了10％，硬件资源占用减少了1％。

  3. 所属分类：其它

    • 发布日期：2020-08-31
    • 文件大小：153600
    • 提供者：weixin_38657290

  1. EDA/PLD中的32位单精度浮点乘法器的FPGA实现

  2. 摘　要: 采用Verilog HDL语言, 在FPGA上实现了32位单精度浮点乘法器的设计, 通过采用改进型Booth编码，和Wallace 树结构, 提高了乘法器的速度。本文使用Altera Quartus II 4.1仿真软件, 采用的器件是EPF10K100EQ 240 -1, 对乘法器进行了波形仿真, 并采用0.5CMOS工艺进行逻辑综合。 关键词: 浮点乘法器; Boo th 算法; W allace 树; 波形仿真 　　随着计算机和信息技术的快速发展, 人们对微处理器的性能要求越来越

  3. 所属分类：其它

    • 发布日期：2020-12-04
    • 文件大小：162816
    • 提供者：weixin_38645373

  1. 采用Verilog HDL语言实现阵列乘法器和Booth编码乘法器

  2. 采用Verilog HDL语言实现阵列乘法器和Booth编码乘法器、电子技术,开发板制作交流

  3. 所属分类：其它

    • 发布日期：2021-02-03
    • 文件大小：167936
    • 提供者：weixin_38733245

  1. 32位单浮点乘法器的FPGA实现

  2. 摘　要: 采用Verilog HDL语言, 在FPGA上实现了32位单精度浮点乘法器的设计, 通过采用改进型Booth编码，和Wallace 树结构, 提高了乘法器的速度。本文使用Altera Quartus II 4.1仿真软件, 采用的器件是EPF10K100EQ 240 -1, 对乘法器进行了波形仿真, 并采用0.5CMOS工艺进行逻辑综合。 关键词: 浮点乘法器; Boo th 算法; W allace 树; 波形仿真 　　随着计算机和信息技术的快速发展, 人们对微处理器的性能要求越来越

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：191488
    • 提供者：weixin_38608866