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搜索资源列表

  1. FPGA高效加法器设计

  2. FPGA高效加法器设计(英文名FPGA Adders: Performance Evaluation and Optimal Design) 粗略介绍了一下xilinx平台下高效加法器的设计

  3. 所属分类：硬件开发

    • 发布日期：2009-08-18
    • 文件大小：106496
    • 提供者：chenm001

  1. verilog编写的四位加法器

  2. 用verilog编写的四位加法器，编程环境是xilinx ise10.1

  3. 所属分类：硬件开发

    • 发布日期：2010-10-16
    • 文件大小：397312
    • 提供者：woaimid

  1. 加法器实验报告

  2. 加法器实验报告： 1、学会使用FPGA新片编程模拟程序运行。 2、掌握QuartusⅡ软件环境下简单Verilog文本等输入设计方法。 3、熟悉Verilog设计实体的基本结构、语言要素、设计流程等。

  3. 所属分类：其它

    • 发布日期：2012-12-24
    • 文件大小：278528
    • 提供者：wljuanniaoyuhua

  1. FPGA实现四位加法器代码

  2. 用FPGA实现四位加法器，代码正确，无需改动

  3. 所属分类：嵌入式

    • 发布日期：2013-04-26
    • 文件大小：132
    • 提供者：u010402930

  1. 8级流水线加法器

  2. 用FPGA verilog编写的8级流水线加法器，有兴趣的可以看看

  3. 所属分类：专业指导

    • 发布日期：2013-11-15
    • 文件大小：368640
    • 提供者：darwin1991

  1. 浮点加法器

  2. 浮点加法器，基于FPGA浮点加法器的设计，是全英文的，有能力或者有兴趣的可以去看看

  3. 所属分类：C/C++

    • 发布日期：2013-11-16
    • 文件大小：209920
    • 提供者：u012854915

  1. 基于FPGA的矩阵加法器

  2. 该代码是基于FPGA的矩阵加法器的代码，用VHDL编写，可以很方便的进行修改成任意矩阵加法，移植性好

  3. 所属分类：嵌入式

    • 发布日期：2015-06-23
    • 文件大小：252928
    • 提供者：qishi2014

  1. 超前进位加法器FPGA

  2. 此设计是超前进位加法器，包括ise工程，应用于CPU设计之中。

  3. 所属分类：嵌入式

    • 发布日期：2018-06-29
    • 文件大小：12288
    • 提供者：stanary

  1. 基于FPGA的快速加法器的设计与实现

  2. 基于FPGA的快速加法器的设计与实现，赵亚威，吴海波，加法器是算术运算的基本单元，可以有多种实现结构，采用不同的结构实现其耗用的资源和运算的速度也各不相同。本文研究了基于FPGA�

  3. 所属分类：其它

    • 发布日期：2020-02-23
    • 文件大小：178176
    • 提供者：weixin_38674675

  1. 单精度浮点加法器的FPGA实现

  2. 在FPGA上实现单精度浮点加法器的设计,通过分析实数的IEEE 754表示形式和IEEE 754单精度浮点的存储格式,设计出一种适合在FPGA上实现单精度浮点加法运算的算法处理流程,依据此算法处理流程划分的各个处理模块便于流水设计的实现。所以这里所介绍的单精度浮点加法器具有很强的运算处理能力。

  3. 所属分类：其它

    • 发布日期：2020-07-27
    • 文件大小：67584
    • 提供者：weixin_38633576

  1. 高速数字串行加法器及其应用

  2. 与传统加法器相比，数字串行加法器具有工作频率高、占用资源少、设计灵活等优点。介绍了数字串行加法器的原理，说明了该加法器在FPGA上的实现要点及其在匹配滤波器设计中的应用。

  3. 所属分类：其它

    • 发布日期：2020-08-14
    • 文件大小：220160
    • 提供者：weixin_38613154

  1. 元器件应用中的基于流水线加法器的数字相关器设计

  2. 0引言 　　数字相关器是扩频通信体制下数字中频接收机核心部件之一，在数字扩频通信系统中应用广泛，但由于受数字信号处理器件速度限制，无法应用于高速宽带通信系统。其中一个重要原因是高位数的加法器进位延迟过大，使得在一个采样时钟节拍内无法完成一次累加运算，而导致相关运算错误。随着FPGA技术的快速发展，器件速度的不断提升，这一问题一定程度得到改善，但仍然无法满足高位数扩频码、高采样速率和大动态范围的数字相关器的工程实现，因此必须采用优化算法最大限度地减少加法器进位操作，从而降低电路延迟对数字相关处理

  3. 所属分类：其它

    • 发布日期：2020-11-05
    • 文件大小：158720
    • 提供者：weixin_38552871

  1. EDA/PLD中的高速流水线浮点加法器的FPGA实现

  2. 0  引言 　　现代信号处理技术通常都需要进行大量高速浮点运算。由于浮点数系统操作比较复杂，需要专用硬件来完成相关的操作(在浮点运算中的浮点加法运算几乎占到全部运算操作的一半以上)，所以，浮点加法器是现代信号处理系统中最重要的部件之一。FPGA是当前数字电路研究开发的一种重要实现形式，它与全定制ASIC电路相比，具有开发周期短、成本低等优点。但多数FPGA不支持浮点运算，这使FPGA在数值计算、数据分析和信号处理等方面受到了限制，由于FPGA中关于浮点数的运算只能自行设计，因此，研究浮点加法运

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：203776
    • 提供者：weixin_38749863

  1. 通信与网络中的高效FPGA乘法器在无线基站中的使用

  2. 基于WiMax及其派生标准的新兴宽带无线协议需要越来越高的吞吐量和数据速率。这些协议提出的快速芯片速率和数字射频处理可以在使用FPGA方案的硬件上得到最佳的实现。 　　FPGA非常适合作为高性能、高性价比的解决方案来实现这些物理层协议中的数字功能，因为它们包括以下丰富的资源： 　　1.DSP模块，可以用来实现各种FIR滤波和FFT/IFFT操作所要求的乘法器和加法器/累加器功能； 　　2. SERDES收发器，可以支持无线前端与基带数字板之间的CPRI和OBSAI接口； 　　3. 重要的

  3. 所属分类：其它

    • 发布日期：2020-11-18
    • 文件大小：72704
    • 提供者：weixin_38644141

  1. 单片机与DSP中的高速数字串行加法器及其应用

  2. 摘要：与传统加法器相比，数字串行加法器具有工作频率高、占用资源少、设计灵活等优点。介绍了数字串行加法器的原理，说明了该加法器在FPGA上的实现要点及其在匹配滤波器设计中的应用。     关键词：加法器 位并行 数字串行 FPGA 匹配滤波器 与传统ＤＳＰ相比，定制ＤＳＰ具有速度更高、设计灵活、易于更改等优点，常常应用于设计方案和关键算法的验证。 在ＤＳＰ运算中，加法是最常用的。常见的加法器是位并行的（Ｂｉｔ－ｐａｒａｌｌｅｌ），在一个时钟周期内完成加法运算。其速度较高，占用的资源较多。但

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：221184
    • 提供者：weixin_38732454

  1. 单精度浮点数加法器FPGA实现——（异号相加）

  2. 在上一篇博客单精度浮点数加法器FPGA实现——（同号相加）中笔者介绍了单精度浮点数同号相加的FPGA逻辑实现，本次笔者将继续介绍异号相加的逻辑，下面给出verilog代码： module FP_ADD_diff_oper //不同符号的浮点数据相加 ( input wire MAIN_CLK, input wire [31:0] a, input wire [31:0] b, output wire [31:0] ab ); reg [7:0] pow_a

  3. 所属分类：其它

    • 发布日期：2021-01-07
    • 文件大小：40960
    • 提供者：weixin_38626080

  1. 基于FPGA的加法器设计.doc

  2. 基于FPGA的加法器设计

  3. 所属分类：嵌入式

    • 发布日期：2021-03-16
    • 文件大小：5120
    • 提供者：m0_53667536

  1. FPGA-LPLIB_ALU：具有算术和逻辑单元（例如加法器，计数器，lfsr，移位器和通用alu块）的VHDL设计存储库-源码

  2. FPGA-LPLIB_ALU 具有算术和逻辑单元（例如加法器，计数器，lfsr，移位器和通用alu模块）的VHDL设计存储库。 目录 hdl/包含用于FPGA设计和测试平台的VHDL源。 list/包含* .lst文件，其中包含要编译的源路径。 用于Aldec Riviera-PRO，HDL模拟器的rundir_riviera/ rundir。 scr ipt_bash/通用bash脚本实用程序。 图书馆 lib.lplib_alu.lst lib.lplib_alu_verif.ls

  3. 所属分类：其它

    • 发布日期：2021-02-08
    • 文件大小：29696
    • 提供者：weixin_42108054

  1.  基于选择进位32位加法器的硬件电路实现

  2. 为了缩短加法电路运行时间，提高FPGA运行效率，利用选择进位算法和差额分组算法用硬件电路实现32位加法器，差额分组中的加法单元是利用一种改进的超前进位算法实现，选择进位算法可使不同的分组单元并行运算，利用低位的运算结果选择高位的进位为1或者进位为零的运算结果，节省了进位选择等待的时间，最后利用XILINX进行时序仿真，在FPGA上进行验证，可稳定运行在高达50兆的频率，理论分析与计算机仿真表明该算法切实可行、有效并且易于实现。

  3. 所属分类：其它

    • 发布日期：2021-01-30
    • 文件大小：768000
    • 提供者：weixin_38702726

  1. 高速流水线浮点加法器的FPGA实现

  2. 0  引言 　　现代信号处理技术通常都需要进行大量高速浮点运算。由于浮点数系统操作比较复杂，需要专用硬件来完成相关的操作(在浮点运算中的浮点加法运算几乎占到全部运算操作的一半以上)，所以，浮点加法器是现代信号处理系统中重要的部件之一。FPGA是当前数字电路研究开发的一种重要实现形式，它与全定制ASIC电路相比，具有开发周期短、成本低等优点。但多数FPGA不支持浮点运算，这使FPGA在数值计算、数据分析和信号处理等方面受到了限制，由于FPGA中关于浮点数的运算只能自行设计，因此，研究浮点加法运算

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：195584
    • 提供者：weixin_38710557
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