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搜索资源列表

  1. 用maxplus ii实现的四人智能抢答计时器

  2. 设计功能： 1.设计一个四人参加的智力竞赛抢答计时器。在主持人发出抢答信号后，以参赛者首先按下抢答开关时，显示其相应的组别并伴有声响，此时抢答器不再接受其他的输入信号。 2.电路具有回答问题时间控制功能。我设置的倒计时是48秒，你可以自己修改。 3.具有记分功能。初始状态时，主持人给4人设置初始分值。抢答完毕后，有主持人打分，答对一次加一分，答错减一分，减至0为止。 ......

  3. 所属分类：专业指导

    • 发布日期：2009-05-18
    • 文件大小：236544
    • 提供者：joe1209

  1. 浮点数乘法器的FPGA实现

  2. 基于FPGA 的浮点乘法器的硬件实现,详细阐述了其原理,重点介绍了乘法器的结构并通过了数据验证。在Maxplus Ⅱ上完成了综合仿真测试。

  3. 所属分类：硬件开发

    • 发布日期：2009-05-20
    • 文件大小：174080
    • 提供者：shadow20cn

  1. maxplus2 实现 简单cpu

  2. maxplus2模拟的简单cpu，打包文件，什么都有

  3. 所属分类：专业指导

    • 发布日期：2009-07-04
    • 文件大小：513024
    • 提供者：robolwq

  1. maxplus 设计的数字钟

  2. 这是由maxplu设计的一个基本数字钟，可以实现基本的计时功能！

  3. 所属分类：专业指导

    • 发布日期：2009-10-14
    • 文件大小：219136
    • 提供者：leezivin

  1. 计算机组成原理实验 maxplus实现源码移位加法

  2. 计算机组成原理实验 maxplus实现源码移位加法

  3. 所属分类：专业指导

    • 发布日期：2010-01-16
    • 文件大小：95232
    • 提供者：macalyou

  1. 计算机组成原理实验 maxplus实现存储器

  2. 计算机组成原理实验 maxplus实现存储器

  3. 所属分类：专业指导

    • 发布日期：2010-01-16
    • 文件大小：83968
    • 提供者：macalyou

  1. MAXPLUS实现的海明校验电路，原理图，MAXPLUS2文件，波形

  2. MAXPLUS实现的海明校验电路，原理图，MAXPLUS2文件，波形都有，效果很好啊，分享分享

  3. 所属分类：专业指导

    • 发布日期：2010-04-21
    • 文件大小：52224
    • 提供者：oleotiger

  1. turbo码编码器的FPGA实现

  2. 探讨了卷积 Turbo 码编码器实现过程中的关键问题 ,结合第 3 代移动通信系统中给出的 Turbo 码分量编码器方案 ,以 Flex10k系列 FPGA芯片为硬件平台 ,使用MaxplusⅡ开发工具 ,通过VHDL 语言编程的 方法实现整个卷积 Turbo 码编码器.仿真结果表明该编码器的正确性和合理性.

  3. 所属分类：硬件开发

    • 发布日期：2010-05-12
    • 文件大小：199680
    • 提供者：heartstringszxx

  1. EDA VHDL程序

  2. D触发器的 VHDL源程序，可用EDA和Maxplus实现其波形仿真

  3. 所属分类：嵌入式

    • 发布日期：2010-05-12
    • 文件大小：312
    • 提供者：tian34

  1. 非常简单cpu maxplus实现

  2. 非常简单cpu maxplus实现 课程设计

  3. 所属分类：专业指导

    • 发布日期：2010-06-12
    • 文件大小：322560
    • 提供者：bing0ye

  1. 用MaxPlus_II_编译的数字钟代码

  2. 实现的功能主要有： 1、以数字形式显示时、分、秒的时间； 2、要求手动校时、校分、校秒； 3、调节时间时对应显示位以2Hz频率闪烁； 4、时与分显示之间的小数点常亮； 5、分与秒显示之间的小数点以1Hz频率闪烁；

  3. 所属分类：专业指导

    • 发布日期：2010-06-21
    • 文件大小：13312
    • 提供者：lishua_m

  1. maxplus 16路彩灯控制

  2. 原创maxplus 16路彩灯控制，完全硬件电路实现，8种花色。符合上海大学夏季学期硬件实习要求。 可能做的不够好，但是我想应该可以通过验收吧。

  3. 所属分类：专业指导

    • 发布日期：2010-07-13
    • 文件大小：140288
    • 提供者：hikui

  1. FPGA 实现多进制FSK调制解调(含代码，运行文件)

  2. //该模块为8分频器 module div8( clk, divout); //端口列表 input clk; output divout; //端口说明 reg [2:0]div; reg divout; //定义数据类型 initial divout=0; //初始化 always @(posedge clk) begin div=div+1; divout=div[2]; //3bit计数器，实现8分频

  3. 所属分类：硬件开发

    • 发布日期：2011-01-06
    • 文件大小：1048576
    • 提供者：sunyuan8023

  1. 用VHDL语言在FPGA上实现浮点运算

  2. 介绍了用VHDL 语言在硬件芯片上实现浮点加/ 减法、浮点乘法运算的方法,并以Altera公司的FLEX10K系列产品为硬件平台, 以Maxplus II 为软件工具,实现了6 点实序列浮点加/ 减法运算和浮点乘法运算

  3. 所属分类：硬件开发

    • 发布日期：2013-09-07
    • 文件大小：84992
    • 提供者：originator

  1. CPLD实现快速低开关损耗的优化SVPWM算法

  2. 介绍了利用AL TERA 公司的Maxplus Ⅱ软件及ACEX 芯片,基于一种用于三相电压型逆变器的优化 SVPWM算法,来实现变频调速系统,该算法采纳Kohonen 神经网络的优点。

  3. 所属分类：其它

    • 发布日期：2017-11-02
    • 文件大小：110592
    • 提供者：dqxh34666

  1. HDTV接收机吕Viterbi译码器的FPGA实现

  2. 本文的FPGA实现是基于Altera公司Quartus和Maxplus II电路仿真环境和该公司APEX TM EP20K600EBC652-1XES系列芯片来完成的。应用于高精晰度数字电视COFDM传输系统的接收机顶盒的设计中，经过性能测试，达到了系统指标要求。同时，该设计也为HDTV机顶盒的ASIC设计奠定了良好的基础。

  3. 所属分类：其它

    • 发布日期：2020-10-19
    • 文件大小：245760
    • 提供者：weixin_38622227

  1. EDA/PLD中的基于FPGA的正码速调整的设计与实现

  2. 摘要：本文提出了基于FPGA正码速调整的设计方案，采用格雷码对地址编码的异步FIFO设计，并利用MAXPLUSⅡ进行编译和仿真。结果表明，设计方法切实可行。 　　1 引言 　　在时分制数字通信系统中，为了扩大传输容量和提高传输效率，常常利用复接技术将 若干个低速数字信号合并成一个高速数字信号流，以便在高速宽带信道中传输。数字复接 器是把两个或两个以上的支路，按时分复用方式合并成一个单一的高次群数字信号设备， 其中包含码速调整结构。 　　码速调整就是把速率不同的各支路信号，调整成与复接设备定

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：186368
    • 提供者：weixin_38667581

  1.  一种点对点高速通信控制器的设计与实现

  2. 为了提高CPU模块之间的点对点通信速率，通过对以太网控制器MAC的研究，设计出一种点对点高速通信控制器。该控制器是基于媒体无关接口MII和以太网收发器的点对点高速通信控制器。利用VHDL语言编写该控制器的相关代码，使用MAXPLUSⅡ对该控制器的数据发送和数据接收进行仿真，并在实验室样机上进行实现。仿真结果和实验结果表明这种点对点高速通信控制器的设计方法是可行的。

  3. 所属分类：其它

    • 发布日期：2021-01-30
    • 文件大小：720896
    • 提供者：weixin_38729607

  1. 基于VHDL实现的自动售货机芯片设计

  2. VHDL语言是一种功能强大应用广泛的数字电路硬件描述语言，运用该语言进行集成电路芯片设计可以在不涉及具体电路情况下对集成电路芯片进行模块化设计并详细规定各个单元电路模块功能。此设计使用VHDL语言实现了一种自动售货机芯片，该芯片能够设定多种商品和货币的交易模式，并智能精确地完成交易过程。经MAXPLUS II进行仿真实验表明该设计具有设计全面、功能完善、交易准确等特点，达到了设计要求。

  3. 所属分类：其它

    • 发布日期：2021-01-28
    • 文件大小：1048576
    • 提供者：weixin_38730331

  1. 基于FPGA的正码速调整的设计与实现

  2. 摘要：本文提出了基于FPGA正码速调整的设计方案，采用格雷码对地址编码的异步FIFO设计，并利用MAXPLUSⅡ进行编译和仿真。结果表明，设计方法切实可行。 　　1 引言 　　在时分制数字通信系统中，为了扩大传输容量和提高传输效率，常常利用复接技术将 若干个低速数字信号合并成一个高速数字信号流，以便在高速宽带信道中传输。数字复接 器是把两个或两个以上的支路，按时分复用方式合并成一个单一的高次群数字信号设备， 其中包含码速调整结构。 　　码速调整就是把速率不同的各支路信号，调整成与复接设备定

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：227328
    • 提供者：weixin_38752282
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