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  1. VHDL编写的信号发生器，可产生正弦波、三角波，方波。方波的占空比可调

  2. cpld vhdl 信号发生器 正弦波 方波 三角波

  3. 所属分类：其它

    • 发布日期：2009-08-19
    • 文件大小：3145728
    • 提供者：jing_abc

  1. VHDL分频器的设计

  2. 主要介绍各种分频的设计（奇数、偶数、小数等各种分频源代码，而且还可以调节占空比。）

  3. 所属分类：硬件开发

    • 发布日期：2009-12-13
    • 文件大小：322560
    • 提供者：nbziwei

  1. 基于VHDL波形发生器

  2. --文件名：mine4.vhd。 --功能：实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波 --A的占空比也是可控的），可以存储任意波形特征数据并能重现该波形，还可完成 --各种波形的线形叠加输出。 --说明： SSS（前三位）和SW信号控制4种常见波形种哪种波形输出。4种波形的频率、 --幅度(基准幅度A)的调节均是通过up、down、set按键和4个BCD码置入器以及一 --个置入档位控制信号（ss）完成的（AMP的调节范围是0~5V，调节量阶为1/51V）。

  3. 所属分类：其它

    • 发布日期：2010-04-28
    • 文件大小：80896
    • 提供者：qubo87420

  1. 多功能波形发生器VHDL程序与仿真

  2. 实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波 --A的占空比也是可控的），可以存储任意波形特征数据并能重现该波形，还可完成 --各种波形的线形叠加输出。

  3. 所属分类：嵌入式

    • 发布日期：2010-07-01
    • 文件大小：62464
    • 提供者：atidashi

  1. vhdl语言实现占空比变换程序

  2. 自己编的vhdl小程序希望对大家有点帮助，

  3. 所属分类：其它

    • 发布日期：2010-11-22
    • 文件大小：941
    • 提供者：lqyhc111

  1. 实现4种常见波形正弦、三角、锯齿、方波VHDL程序代码

  2. 实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波 A的占空比也是可控的），可以存储任意波形特征数据并能重现该波形，还可完成 各种波形的线形叠加输出。 e28f8caeb006

  3. 所属分类：硬件开发

    • 发布日期：2011-07-21
    • 文件大小：9216
    • 提供者：lbc6036

  1. 使用VHDL进行各种分频器设计

  2. 本文使用实例描述了在FPGA/CPLD上使用VHDL进行分频器设计，包括偶数分频、非50%占空比和50%占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。

  3. 所属分类：硬件开发

    • 发布日期：2012-01-09
    • 文件大小：547840
    • 提供者：suelong2002

  1. VHDL频率计报告

  2. （1）提高测量频率范围，如10Hz~100KHz或更高、更低频率，提高频率的测量绝对值误差，如达到±1Hz。 （2）可以设置量程分档显示，如X1档（显示范围1Hz~9999Hz），X10档（显示范围0.001KHz~9.999KHz），X100档（显示范围0.100KHz~999.9KHz）...可以自定义各档位的范围。量程选择通过程序自动选择量程。 （3）测量响应时间小于等于10秒，将测量出的频率以十进制格式在实验板上的4个数码管上显示。 。 （4）若是方波能够测量方波的占空比，并通过数码管

  3. 所属分类：其它

    • 发布日期：2012-12-23
    • 文件大小：15728640
    • 提供者：keithno11

  1. 多功能波形发生器VHDL程序与仿真

  2. 实现4种常见波形正弦、三角、锯齿、方波（A、B）的频率、幅度可控输出（方波 --A的占空比也是可控的），可以存储任意波形特征数据并能重现该波形，还可完成 --各种波形的线形叠加输出

  3. 所属分类：嵌入式

    • 发布日期：2008-10-16
    • 文件大小：62464
    • 提供者：yuyan_0110

  1. 基于时钟分频的PWM发生器Verilog/VHDL程序

  2. 基于时钟分频的PWM发生器： 产生一个输出频率为50Hz、占空比为50%的PWM信号去驱动蜂鸣器的发声。 文件中包括Verilog和VHDL的两种语言的Quartus II程序，请您参考。

  3. 所属分类：硬件开发

    • 发布日期：2018-08-01
    • 文件大小：128000
    • 提供者：u013344371

  1. 实现高精度PWM输出

  2. 基于VHDL硬件描述语言， 实现高精度PWM输出， 频率、占空比可调节。 用于比例阀控制等等应用于工业控制。

  3. 所属分类：制造

    • 发布日期：2020-03-14
    • 文件大小：511
    • 提供者：shegh

  1. VHDL频率计实验报告

  2. （1）提高测量频率范围，如10Hz~100KHz或更高、更低频率，提高频率的测量绝对值误差，如达到±1Hz。 （2）可以设置量程分档显示，如X1档（显示范围1Hz~9999Hz），X10档（显示范围0.001KHz~9.999KHz），X100档（显示范围0.100KHz~999.9KHz）...可以自定义各档位的范围。量程选择通过程序自动选择量程。 （3）测量响应时间小于等于10秒，将测量出的频率以十进制格式在实验板上的4个数码管上显示。 。 （4）若是方波能够测量方波的占空比，并通过数码管显

  3. 所属分类：其它

    • 发布日期：2012-12-23
    • 文件大小：15728640
    • 提供者：keithno11

  1. 基于VHDL和FPGA的多种分频的实现方法

  2. 分频器是数字系统设计中的基本电路，根据不同设计的需要，我们会遇到偶数分频、奇数分频、半整数分频等，有时要求等占空比，有时要求非等占空比。在同一个设计中有时要求多种形式的分频。通常由计数器或计数器的级联构成各种形式的偶数分频及非等占空比的奇数分频，实现较为简单。但对半整数分频及等占空比的奇数分频实现较为困难。本文利用VHDL硬件描述语言，通过QuartusⅡ3.0开发平台，使用Altera公司的FPGA，设计了一种能够满足上述各种要求的较为通用的分频器。

  3. 所属分类：其它

    • 发布日期：2020-10-23
    • 文件大小：463872
    • 提供者：weixin_38740328

  1. 基于CPLD/FPGA的多功能分频器的设计与实现

  2. 分频器在CPLD/FPGA设计中使用频率比较高,尽管目前大部分设计中采用芯片厂家集成的锁相环资源 ,但是对于要求奇数倍分频（如3、5等）、小数倍（如2.5、3.5等）分频、占空比50%的应用场合却往往不能满足要求。硬件工程师希望有一种灵活的设计方法,根据需要,在实验室就能设计分频器并马上投入使用,更改频率时无需改动原器件或电路板,只需重新编程,在数分钟内即可完成。为此本文基于 CPLD/FPGA用原理图和VHDL语言混合设计实现了一多功能通用分频器。

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：112640
    • 提供者：weixin_38601311

  1. 元器件应用中的基于FPGA的通用数控分频器的设计与实现

  2. 摘要：本文首先介绍了各种分频器的实现原理，并在FPGA开发平台上通过VHDL文本输入和原理图输入相结合的方式，编程给出了仿真结果。最后通过对各种分频的分析，利用层次化设计思想，综合设计出了一种基于FPGA的通用数控分频器，通过对可控端口的调节就能够实现不同倍数及占空比的分频器。 　　1.引言 　　分频器是数字系统中非常重要的模块之一，被广泛应用于各种控制电路中。在实际中，设计人员往往需要将一个标准的频率源通过分频技术以满足不同的需求。常见的分频形式主要有：偶数分频、奇数分频、半整数分频、小数

  3. 所属分类：其它

    • 发布日期：2020-10-20
    • 文件大小：224256
    • 提供者：weixin_38625143

  1. EDA/PLD中的基于FPGA的多种形式分频的设计与实现

  2. 摘 要： 本文通过在QuartursⅡ开发平台下，一种能够实现等占空比、非等占空比整数分频及半整数分频的通用分频器的FPGA设计与实现，介绍了利用VHDL硬件描述语言输入方式，设计数字电路的过程。 关键词：FPGA；VHDL硬件描述语言；数字电路设计；分频器 引言 分频器是数字系统设计中的基本电路，根据不同设计的需要，我们会遇到偶数分频、奇数分频、半整数分频等，有时要求等占空比，有时要求非等占空比。在同一个设计中有时要求多种形式的分频。通常由计数器或计数器的级联构成各种形式的偶数分频及

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：68608
    • 提供者：weixin_38512781

  1. EDA/PLD中的基于CPLD/FPGA的多功能分频器的设计与实现

  2. 引言 　　分频器在CPLD/FPGA设计中使用频率比较高，尽管目前大部分设计中采用芯片厂家集成的锁相环资源 ，但是对于要求奇数倍分频（如3、5等）、小数倍（如2.5、3.5等）分频、占空比50%的应用场合却往往不能满足要求。硬件工程师希望有一种灵活的设计方法，根据需要，在实验室就能设计分频器并马上投入使用，更改频率时无需改动原器件或电路板，只需重新编程，在数分钟内即可完成。为此本文基于CPLD/FPGA用原理图和VHDL语言混合设计实现了一多功能通用分频器。 分频原理 偶数倍（2N）

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：76800
    • 提供者：weixin_38518638

  1. EDA/PLD中的基于CPLD的任意整数半整数分频器设计

  2. 0 引言 在数字系统设计中，根据不同的设计需要，经常会遇到偶数分频、奇数分频、半整数分频等，有的还要求等占空比。在基于CPLD（复杂可编程逻辑器件）的数字系统设计中，很容易实现由计数器或其级联构成各种形式的偶数分频及非等占空比的奇数分频，但对等占空比的奇数分频及半整数分频的实现较为困难。 本文利用VHDL（甚高速集成电路硬件描述语言），通过Quartus Ⅱ 4.2开发平台，设计了一种能够实现等占空比的整数和近似等占空比的半整数分频器，这种设计方法原理简单，而且只需很少的CPLD逻辑宏单元。 1

  3. 所属分类：其它

    • 发布日期：2020-12-13
    • 文件大小：57344
    • 提供者：weixin_38552292

  1. 任意数值分频器的FPGA实现

  2. 本文介绍了一种基于FPGA的多数值分频器的设计，该分频器可以实现占空比及分频系数可调，其分频数值可以是整数、小数和分数。文章给出了使用Altera公司的CycloneII系列EP2C5Q208C型FPGA芯片中实现后的仿真结果和测试结果，这些结果表明设计的正确性和可行性。分频器采用VHDL语言编程实现，用户可以自行设置分频器功能，这种分频器设计具有很强的实用性和可移值性。

  3. 所属分类：其它

    • 发布日期：2021-01-29
    • 文件大小：836608
    • 提供者：weixin_38551938

  1. 基于CPLD/FPGA的多功能分频器的设计与实现

  2. 引言 　　分频器在CPLD/FPGA设计中使用频率比较高，尽管目前大部分设计中采用芯片厂家集成的锁相环资源 ，但是对于要求奇数倍分频（如3、5等）、小数倍（如2.5、3.5等）分频、占空比50%的应用场合却往往不能满足要求。硬件工程师希望有一种灵活的设计方法，根据需要，在实验室就能设计分频器并马上投入使用，更改频率时无需改动原器件或电路板，只需重新编程，在数分钟内即可完成。为此本文基于CPLD/FPGA用原理图和VHDL语言混合设计实现了一多功能通用分频器。 分频原理 偶数倍（2N）

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：75776
    • 提供者：weixin_38626984