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搜索资源列表

  1. EDA—EDA技术实用教程(pdf影印)

  2. 学习VHDL和FPGA的经典资料 第 1 章 概述 1.1 EDA 技术及其发展 1.2 EDA 技术实现目标 1.3 硬件描述语言VHDL 1.4 VHDL 综合 1.5 基于VHDL 的自顶向下设计方法 1.3 EDA 技术的优势 1.3 EDA 的发展趋势 【习题】 第 2 章 EDA 设计流程及其工具 2.1 设计流程 2.1.1 设计输入(原理图／HDL 文本编辑) 2.1.2 综合 2.1.3 适配 2.1.4 时序仿真与功能仿真 2.1.5 编程下载 2.1.6 硬件测试 2.2

  3. 所属分类：硬件开发

    • 发布日期：2010-06-07
    • 文件大小：8388608
    • 提供者：zt839486421

  1. 基于FPGA的全数字锁相环设计

  2. 介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法。详细叙述了其工作和设计思想，必用可编程逻辑器件fpga于以实现。

  3. 所属分类：硬件开发

    • 发布日期：2011-01-10
    • 文件大小：297984
    • 提供者：teliduxing1029

  1. 硬件描述语言VHDL的DPLL

  2. :叙述了全数字锁相环的工作原理,提出了应 用VHDL 技术设计全数字锁相环的方法,并用复杂 可编程逻辑器件CPLD 予以实现,给出了系统主要 模块的设计过程和仿真结果。

  3. 所属分类：硬件开发

    • 发布日期：2011-07-31
    • 文件大小：187392
    • 提供者：jintangli0205

  1. vhdl实现数字锁相环

  2. vhdl实现数字锁相环，vhdl实现数字锁相环，vhdl实现数字锁相环，vhdl实现数字锁相环

  3. 所属分类：其它

    • 发布日期：2011-11-19
    • 文件大小：238592
    • 提供者：a229620382

  1. 基于VHDL语言的5B6B编译系统设计

  2. mBnB 码是光纤通信系统中常用的码型之一, 本次设计了一种简单实用的5B6B 编码方法, 并提出了用A ltera开发系统的硬件描述语言VHDL 实现全数字5B6B 编译码电路的设计思想和方法, 最后给出了波形仿真结果。本文给出了针对该编码方法的除数字锁相环之外的一种简单方便的VHDL 语言设计方法。 关键词: 5B6B 码; FPGA; VHDL 语言; 波形仿真

  3. 所属分类：硬件开发

    • 发布日期：2012-10-26
    • 文件大小：524288
    • 提供者：cyying453641565

  1. ba于FPGA的高性能全数字锁相环设计与实现

  2. 本文提出了一种适用范围广泛的全数字锁相环(ADPLL)实现方法．在锁相环输入频率未知的情况下，实现锁相锁频功能。本文从全数字锁相环的基本实现方式入手．进行改进，并使用VHDL语言建模，使用FPGA进行验证。

  3. 所属分类：硬件开发

    • 发布日期：2014-03-09
    • 文件大小：356352
    • 提供者：sunnyapi163com

  1. 数字锁相环的FPGA实现

  2. FPGA实现的锁相环程序 利用原理图和VHDL等实现锁相环技术

  3. 所属分类：其它

    • 发布日期：2014-05-06
    • 文件大小：121856
    • 提供者：kiss4night

  1. 数字通信同步技术的MTALAB与FPGA实现》PPT版

  2. ppt是书的辅助 书上目录 第1章 同步技术的概念及FPGA基础 1 1.1 数字通信中的同步技术 2 1.2 同步技术的实现方法 4 1.2.1 两种不同的实现原理 4 1.2.2 常用的工程实现途径 5 1.3 FPGA概念及其在信号处理中的应用 6 1.3.1 基本概念及发展历程 6 1.3.2 FPGA的结构和工作原理 8 1.3.3 FPGA在数字信号处理中的应用 14 1.4 Xilinx器件简介 15 1.4.1 Xilinx器件概况 15 1.4.2 Spartan系列器件 1

  3. 所属分类：讲义

    • 发布日期：2015-02-12
    • 文件大小：14680064
    • 提供者：dai891011

  1. 基于FPGA的全数字QPSK通信系统的研究

  2. QPSK数字调制技术,具有频谱利用率高!频谱特性好!抗干扰性能强!传输速 率快等突出特点,在移动通信!卫星通信中具有广泛应用价值,但是基于FPGA的全 数字QPSK调制解调仍在进一步研究发展中" 本文是对基于FPGA的全数字QPSK通信系统进行了研究,首先讨论了QPSK 通信系统的基本原理,并用Matlba仿真系统的误码率,其次,采用VHDL在习LNIX 公司SIE6.1开发环境下对系统的FPGA实现进行设计,设计主要包括NCO全数字 化实现的设计!成形滤波器用查找表实现的设计!匹配滤波器的设

  3. 所属分类：电信

    • 发布日期：2015-06-05
    • 文件大小：372
    • 提供者：wzlcdwzlcd

  1. 《数字通信同步技术的MATLAB与FPGA实现——Xilinx/VHDL版》杜勇编著 程序源代码

  2. 本书以Xilinx公司的FPGA为开发平台，采用MATLAB及VHDL语言为开发工具，详细阐述数字通信同步技术的FPGA实现原理、结构、方法，以及仿真测试过程，并通过大量工程实例分析FPGA实现过程中的具体技术细节。主要包括FPGA实现数字信号处理基础、锁相环技术原理、载波同步、自动频率控制、位同步、帧同步技术的设计与实现等内容。本书思路清晰、语言流畅、分析透彻，在简明阐述设计原理的基础上，追求对工程实践的指导性，力求使读者在较短的时间内掌握数字通信同步技术的FPGA设计知识和技能。

  3. 所属分类：其它

    • 发布日期：2017-11-01
    • 文件大小：17825792
    • 提供者：williamanos

  1. 数字通信系统中位同步时钟提取的改进设计_段惠敏

  2. 要: 提出了一种提取位同步时钟的改进方法，通过在数字锁相环的鉴相器和控制器之间添加数字滤波器，减少 了同步锁定后的抖动现象和随机噪声引起的相位抖动现象。使用 FPGA 芯片、采用 VHDL 硬件描述语言完成了系 统设计，并在 Quartus II 上进行仿真验证，结果表明，改进的系统可实现位同步时钟的准确提取，减少了相位抖动， 提高了系统运行效率和抗干扰能力，保障了数字通信系统的同步性能。 关键词: 数字通信; 位同步; 数字锁相环; 滤波器; FPGA

  3. 所属分类：其它

    • 发布日期：2018-11-10
    • 文件大小：1048576
    • 提供者：qq_40230112

  1. 基于DSP Builder的带宽自适应全数字锁相环的设计

  2. 本文采用一种基于比例积分(PI)控制算法的环路滤波器应用于带宽自适应的全数字锁相环，建立了该锁相环的数学模型，并分析该锁相环的各项性能指标和设计参数之间的关系。利用DSPBuilder直接对得到的锁相环数学模型在Matlab／Simulink环境下进行系统级的建模，并进行计算机仿真，同时将建立的模型文件转换成VHDL程序代码，在QuartusⅡ软件中进行仿真验证，并用FPGA予以实现。

  3. 所属分类：其它

    • 发布日期：2020-10-18
    • 文件大小：549888
    • 提供者：weixin_38618540

  1. 基于DSP Builder的带宽自适应全数字锁相环的设计与实现

  2. 在设计方法上多采用VHDL语言或者Verilog HDL语言编程完成系统设计，并利用EDA软件对系统进行时序仿真，以验证设计的正确性。该种设计方法就要求设计者对FPGA硬件有一定的了解，并且具有扎实的硬件描述语言编程基础。

  3. 所属分类：其它

    • 发布日期：2020-10-25
    • 文件大小：552960
    • 提供者：weixin_38689551

  1. EDA/PLD中的采用VHDL设计的全数字锁相环电路设计

  2. 摘要:叙述了全数字锁相环的工作原理,提出了应用VHDL 技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD 予以实现,给出了系统主要模块的设计过程和仿真结果。 　　0 　引言 　　全数字锁相环(DPLL) 由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点。从而具备可靠性高、工作稳定、调节方便等优点。在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。随着电子设计自动化(EDA) 技术的发展,采用大规模可编程逻辑器件(如CPLD 或FPGA) 和VHDL

  3. 所属分类：其它

    • 发布日期：2020-11-09
    • 文件大小：297984
    • 提供者：weixin_38601390

  1. 数字锁相环设计步骤

  2. 有关数字锁相环的帖子不断出现，但大多没有讲述其原理。翻开有关锁相环的书总是堆叠着鉴相、同相积分、中相积分、滤波等专用名词。这些概念距离硬件设计实现数字锁相环较远。本文按照数字锁相环设计的步骤，采用手把手的方式讲述设计过程和原理，旨在给数字锁相环初次设计者提供一个思路，缩短开发的时间。附件是用VHDL语言设计的20分频数字锁相环。 　　Div20PLL Port( 　　clock : in std_logic; --80M local clk 　　flow : in std_logic; -

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：65536
    • 提供者：weixin_38750721

  1. EDA/PLD中的一种可编程的全数字锁相环路的实现

  2. 摘要：介绍了一种基于FPGA可编程技术实现的用于无线通信实验系统的全数字锁相环路。详细叙述了其工作原理、工作性能、电路实现和仿真结果。 关键词：FPGA 全数字锁相环路 VHDL语言锁相环路已在模拟和数字通信及无线电电子学等各个领域中得到了极为广泛的应用，特别是在数字通信的调制解调和位同步中常常要用到各种各样的锁相环。锁相就是利用输入信号与输出信号之间的相位误差自动调节输出相位使之与输入相位一致，或保持一个很小的相位差。最初的锁相环全部由模拟电路组成，随着大规模、超高速数字集成电路的发展及

  3. 所属分类：其它

    • 发布日期：2020-12-10
    • 文件大小：91136
    • 提供者：weixin_38719702

  1. EDA/PLD中的基于FPGA的高速数字锁相环的设计与实现

  2. 摘 要：本文提出了一种利用边沿触发鉴相缩短锁相环捕获时间的方案，并详细介绍了该方案基于FPGA的实现方法。通过对所设计的锁相环进行计算机仿真和硬件测试，表明该方案确实可以提高锁相环的捕获性能。关键词：数字锁相环(DPLL)；捕获时间；FPGA；VHDL 引言捕获时间是锁相环的一个重要参数，指的是锁相环从起始状态到达锁定状态所需时间。在一些系统中，如跳频通信系统，由于系统工作频率不断地发生快速变化(每秒几百次到几千次，甚至高达上万次)，要求锁相环能够对信号相位快速捕获。因此研究具有较短捕获时

  3. 所属分类：其它

    • 发布日期：2020-12-09
    • 文件大小：69632
    • 提供者：weixin_38607311

  1. EDA/PLD中的一种基于FPGA 的新型误码测试仪的设计与实现

  2. 摘 要：本文设计实现了一种用于测量基带传输信道的误码仪，阐述了主要模块的工作原理，提出了一种新的积分鉴相同步时钟提取的实现方法，此方法能够提高同步时钟的准确度，从而提高误码测量精度。 　　关键词：误码测试仪；FPGA ；鉴相器；数字锁相环 引言 　　误码仪是评估信道性能的基本测量仪器。本文介绍的误码仪结合FPGA 的特点,采用全新的积分式鉴相结构，提出了一种新的误码测试方法，经多次测试验证，方案可行，设计的系统稳定。本文设计的误码仪由两部分组成：发信机和接收机。 1 发信机 　　发信机的主要功能

  3. 所属分类：其它

    • 发布日期：2020-12-07
    • 文件大小：143360
    • 提供者：weixin_38603259

  1. 一种基于FPGA 的新型误码测试仪的设计与实现

  2. 摘 要：本文设计实现了一种用于测量基带传输信道的误码仪，阐述了主要模块的工作原理，提出了一种新的积分鉴相同步时钟提取的实现方法，此方法能够提高同步时钟的准确度，从而提高误码测量精度。 　　关键词：误码测试仪；FPGA ；鉴相器；数字锁相环 引言 　　误码仪是评估信道性能的基本测量仪器。本文介绍的误码仪结合FPGA 的特点,采用全新的积分式鉴相结构，提出了一种新的误码测试方法，经多次测试验证，方案可行，设计的系统稳定。本文设计的误码仪由两部分组成：发信机和接收机。 1 发信机 　　发信机的主要功能

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：154624
    • 提供者：weixin_38593723

  1. 采用VHDL设计的全数字锁相环电路设计

  2. 摘要:叙述了全数字锁相环的工作原理,提出了应用VHDL 技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD 予以实现,给出了系统主要模块的设计过程和仿真结果。 　　0 　引言 　　全数字锁相环(DPLL) 由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点。从而具备可靠性高、工作稳定、调节方便等优点。在调制解调、频率合成、FM立体声解码、图像处理等各个方面得到广泛的应用。随着电子设计自动化(EDA) 技术的发展,采用大规模可编程逻辑器件(如CPLD 或FPGA) 和VHDL

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：405504
    • 提供者：weixin_38674415
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