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搜索资源列表

  1. fpga任意整数倍分频

  2. 可实现偶数次，奇数次，或任意整数次精确分频，有旁注说明。

  3. 所属分类：硬件开发

    • 发布日期：2009-05-08
    • 文件大小：2048
    • 提供者：mixiaoge

  1. verilog分频器代码

  2. verilog分频器代码 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的

  3. 所属分类：专业指导

    • 发布日期：2009-08-11
    • 文件大小：27648
    • 提供者：vs4xiaoyu

  1. verilog hdl 硬件描述语言

  2. 功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。 5 //其中F_DIV为分频系数，分频系数范围为1~2^n (n=F_DIV_WIDTH) 6 //若要改变分频系数，改变参数F_DIV或F_DIV_WIDTH到相应范围即可。 7 //若分频系数为偶数，则输出时钟占空比为50%； 8 //若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分

  3. 所属分类：其它

    • 发布日期：2009-10-30
    • 文件大小：210944
    • 提供者：gogowld

  1. 用Verilog代码编写的奇偶分频器

  2. 实现任意奇偶分频用Verilog编写的分频器//偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的 //时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循 //环下去。这种方法可以实现任意的偶数分频。

  3. 所属分类：C/C++

    • 发布日期：2010-05-28
    • 文件大小：27648
    • 提供者：olzzz

  1. 51单片机C语言编程基础及实例

  2. 文库帮手网 www.365xueyuan.com 免费帮下载 百度文库积分 资料 本文由pengliuhua2005贡献 doc文档可能在WAP端浏览体验不佳。建议您优先选择TXT，或下载源文件到本机查看。 51 单片机设计跑马灯的程序用（c 语言）编写 P1 口接 8 个发光二极管共阳,烧入下面程序 #include unsigned char i; unsigned char temp; unsigned char a,b; void delay(void) { unsigned char

  3. 所属分类：嵌入式

    • 发布日期：2011-04-19
    • 文件大小：34816
    • 提供者：hongsekexuejia

  1. vhdl任意整数分频模块

  2. vhdl任意整数分频模块,功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。,--//若分频系数为偶数，则输出时钟占空比为50%； --//若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分 --//频系数（当输入为50%时，输出也是50%）。

  3. 所属分类：专业指导

    • 发布日期：2011-05-13
    • 文件大小：2048
    • 提供者：renyanyang1989

  1. fpga奇偶分频源代码实现

  2. fpga奇偶分频源代码实现 偶数倍分频：如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下去。这种方法可以实现任意的偶数分频。 奇数倍分频：归类为一般的方法为：对于实现占空比为50%的N倍奇数分频，首先进行上升沿触发进行模N计数，计数从零开始，到（N－1）/2进行输出时钟翻转，然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。再者同时进行下降沿触发的

  3. 所属分类：硬件开发

    • 发布日期：2011-06-13
    • 文件大小：2048
    • 提供者：zhaoojingg

  1. verilog的奇数倍，偶数倍分频器程序

  2. verilog的奇数倍，偶数倍分频器程序，想从基础开始学习的同学可以分享。

  3. 所属分类：硬件开发

    • 发布日期：2012-05-25
    • 文件大小：28672
    • 提供者：xakann

  1. 任意分频的verilog 语言实现(占空比50%)

  2. 任意分频的verilog 语言实现(占空比50%) 1. 偶数倍（2N）分频 2. 奇数倍（2N+1）分频 3. N-0.5 倍分频 4. 任意整数带小数分频

  3. 所属分类：硬件开发

    • 发布日期：2012-12-11
    • 文件大小：83968
    • 提供者：noodles5320

  1. EDA 任意整数分频分频器

  2. 非常经典的一款分频程序，绝对实用 功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。 其中F_DIV为分频系数，分频系数范围为1~2^n (n=F_DIV_WIDTH) 若要改变分频系数，改变参数F_DIV或F_DIV_WIDTH到相应范围即可。 若分频系数为偶数，则输出时钟占空比为50%； 若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分 频系数（当输入为50%时，输出也是50%）。

  3. 所属分类：硬件开发

    • 发布日期：2013-08-14
    • 文件大小：2048
    • 提供者：sysk_msk_by

  1. EDA实验指导和学习

  2. 熟悉MAX+PLUⅡ的设计过程 一位二进制全加器的VHDL设计 用原理图输入法设计8位全加器 设计含异步清零和同步时钟使能的加法计数器 数控偶数倍分频器的设计

  3. 所属分类：专业指导

    • 发布日期：2009-03-20
    • 文件大小：5242880
    • 提供者：qq315932864

  1. 奇数分频-占空比非50%.txt

  2. 对于非50%占空比的分频，与偶数倍分频类似，只需要一个计数器就能实现特定占空比的时钟分频。如需要1/11占空比的十一分频时钟，可以在计数值为9和10时均进行时钟翻转，该方法也是产生抽样脉冲的有效方法

  3. 所属分类：硬件开发

    • 发布日期：2019-05-23
    • 文件大小：559
    • 提供者：qq_42719310

  1. 利用Verilog实现奇数倍分频

  2. 分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如赛灵思（Xilinx）的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频，可以看出设计者对设计语言的理解程度。因此很多招聘单位在招聘时往往要求应聘者写一个分频器（比如奇数分频）以考核应聘人员的设计

  3. 所属分类：其它

    • 发布日期：2020-07-13
    • 文件大小：57344
    • 提供者：weixin_38732519

  1. 电源技术中的简单组合时序电路设计

  2. 要求： 完成占空比（高电平占一个时钟周期的比例）为0.25的8分频电路模块的Verilog设计，并且设计一个仿真测试用的Verilog程序，从时序上验证分频电路模块的正确性。 　　整数分频器的设计原理 　　1.1 偶数倍分频 　　偶数分频器的实现非常简单，通过计数器计数就完全可以实现。如进行N倍偶数分频，就可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N／2-1时，输出时钟进行翻转，并给计数器一个复位信号，以使下一个时钟从零开始计数。以此循环，就可以实现任意的偶数分频。 　　1

  3. 所属分类：其它

    • 发布日期：2020-10-15
    • 文件大小：91136
    • 提供者：weixin_38636655

  1. 一种基于FPGA的小数分频的实现

  2. 分频器是指将不同频段的声音信号区分开来，分别给于放大，然后送到相应频段的扬声器中再进行重放。在高质量声音重放时，需要进行电子分频处理。具体实现形式有偶数分频、奇数分频、锁相环分频电路等，这种结构的分频器只能实现整数分频，或者是仅实现半整数分频和奇数分频[1],一般的锁相环分频电路会有几十微秒级的频率转换时间[2],虽然现在少数芯片有所改善，但是时间也较长。同时，在某些场合下，所需要的频率与给定的频率并不成整数或半整数倍关系，或需要实现对输入信号频率的微调整，此时可采用小数分频器进行分频[3]。

  3. 所属分类：其它

    • 发布日期：2020-10-22
    • 文件大小：302080
    • 提供者：weixin_38695061

  1. EDA/PLD中的基于FPGA的多种分频设计与实现

  2. 引言 　　分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 1 整数分频器的设计 1.1 偶数倍分频 　　偶数分频器的实现非常简单，通过计数器计数就完全可以实现。如进行N倍偶数分频，就可

  3. 所属分类：其它

    • 发布日期：2020-12-07
    • 文件大小：74752
    • 提供者：weixin_38516270

  1. EDA/PLD中的基于CPLD/FPGA的多功能分频器的设计与实现

  2. 引言 　　分频器在CPLD/FPGA设计中使用频率比较高，尽管目前大部分设计中采用芯片厂家集成的锁相环资源 ，但是对于要求奇数倍分频（如3、5等）、小数倍（如2.5、3.5等）分频、占空比50%的应用场合却往往不能满足要求。硬件工程师希望有一种灵活的设计方法，根据需要，在实验室就能设计分频器并马上投入使用，更改频率时无需改动原器件或电路板，只需重新编程，在数分钟内即可完成。为此本文基于CPLD/FPGA用原理图和VHDL语言混合设计实现了一多功能通用分频器。 分频原理 偶数倍（2N）

  3. 所属分类：其它

    • 发布日期：2020-12-06
    • 文件大小：76800
    • 提供者：weixin_38518638

  1. 基于CPLD/FPGA的多功能分频器的设计与实现

  2. 引言 　　分频器在CPLD/FPGA设计中使用频率比较高，尽管目前大部分设计中采用芯片厂家集成的锁相环资源 ，但是对于要求奇数倍分频（如3、5等）、小数倍（如2.5、3.5等）分频、占空比50%的应用场合却往往不能满足要求。硬件工程师希望有一种灵活的设计方法，根据需要，在实验室就能设计分频器并马上投入使用，更改频率时无需改动原器件或电路板，只需重新编程，在数分钟内即可完成。为此本文基于CPLD/FPGA用原理图和VHDL语言混合设计实现了一多功能通用分频器。 分频原理 偶数倍（2N）

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：75776
    • 提供者：weixin_38626984

  1. 基于FPGA的多种分频设计与实现

  2. 引言 　　分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 1 整数分频器的设计 1.1 偶数倍分频 　　偶数分频器的实现非常简单，通过计数器计数就完全可以实现。如进行N倍偶数分频，就可

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：74752
    • 提供者：weixin_38609913

  1. 简单组合时序电路设计

  2. 要求： 完成占空比（高电平占一个时钟周期的比例）为0.25的8分频电路模块的Verilog设计，并且设计一个仿真测试用的Verilog程序，从时序上验证分频电路模块的正确性。 　　整数分频器的设计原理 　　1.1 偶数倍分频 　　偶数分频器的实现非常简单，通过计数器计数就完全可以实现。如进行N倍偶数分频，就可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N／2-1时，输出时钟进行翻转，并给计数器一个复位信号，以使下一个时钟从零开始计数。以此循环，就可以实现任意的偶数分频。 　　1

  3. 所属分类：其它

    • 发布日期：2021-01-12
    • 文件大小：82944
    • 提供者：weixin_38737980
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