搜索资源 - 同步FIFO和异步FIFO的Verilog实现

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基于cycloneⅡ的高速异步串行接口的实现
基于 cyc I one II 的高速异步串行接口的实现宋开鑫，李斌，王婧，靖文，张嘉春，孙新立 (沈阳理工大学，辽宁沈阳 100168 ) 【摘要】文章首先介绍了系统的总体结构，然后详细论述了系统各个组成部分的原理和 3-作过程，主要论证了如何利用锁相环进行 5 倍采样从而实现位同步和串并转换，然后用 FIFO 来实现时钟域的转换，外加一些必要的设置，最终实现了利用现场可编程逻辑器件 cyclone 1I 对 150M 数据正确的接收和转发
所属分类：硬件开发
- 发布日期：2009-05-25
- 文件大小：124928
- 提供者：jayzf0503

基于FPGA同步fifo的设计
代码主要介绍一下同步fifo用verilog实现。fifo是 first input first output 的缩写，即先进先出队列，fifo一般用作不同时钟域的缓冲器。fifo根据读和写的时钟是否为同一时钟分为同步fifo和异步fifo。异步fifo相比同步fifo来说，设计更加复杂一点。本文中讲述的是同步fifo的一种设计方法。
所属分类：硬件开发
- 发布日期：2018-05-29
- 文件大小：449536
- 提供者：xffjpf

基于异步FIFO实现不同时钟域间数据传递的设计
摘要：数据流在不同时钟域间的传递一直是集成电路芯片设计中的一个重点问题。本文通过采用异步FIFO的方式给出了这个问题的一种解决方法，并采用Verilog 硬件描述语言通过前仿真和逻辑综合完成设计。关键词：异步FIFO；时钟域；Verilog引言当今集成电路设计的主导思想之一就是设计同步化，即对所有时钟控制器件(如触发器、RAM等)都采用同一个时钟来控制。但在实际的应用系统中，实现完全同步化的设计非常困难，很多情况下不可避免地要完成数据在不同时钟域间的传递(如高速模块和低速模块之间的数据交换)
所属分类：其它
- 发布日期：2020-12-09
- 文件大小：83968
- 提供者：weixin_38552305