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搜索资源列表

  1. synopsys软件简介《一》

  2. synopsys软件简介《一》 2007-08-09 一 Astro 　Astro是Synopsys为超深亚微米IC设计进行设计优化、布局、布线的设计环境。Astro可以满足5千万门、时钟频率GHz、在0.10及以下工艺线生产的SoC设计的工程和技术需求。Astro高性能的优化和布局布线能力主要归功于Synopsys在其中集成的两项最新技术：PhySiSys和Milkyway DUO结构。 二 DFT DFT Compiler提供独创的“一遍测试综合”技术和方案。它和Design Compil

  3. 所属分类：C++

    • 发布日期：2009-04-30
    • 文件大小：30720
    • 提供者：beijing20080

  1. FPGA管脚分配需要考虑的因素

  2. 在芯片的研发环节，FPGA验证是其中的重要的组成部分，如何有效的利用 FPGA 的资源，管脚分配也是必须考虑的一个重要问题。一般较好的方法是在综合过程中通过时序的一些约束让对应的工具自动分配，但是从研发的时间段上来考虑这种方法往往是不可取的，RTL 验证与验证板设计必须是同步进行的，在验证代码出来时验证的单板也必须设计完毕，也就是管脚的分配也必须在设计代码出来之前完成。所以，管脚的分配更多的将是依赖人，而非工具，这个时候就更需要考虑各方面的因素。

  3. 所属分类：硬件开发

    • 发布日期：2009-08-08
    • 文件大小：34816
    • 提供者：loveloco

  1. LINGO软件的学习

  2. LINGO是用来求解线性和非线性优化问题的简易工具。LINGO内置了一种建立最优化模型的语言，可以简便地表达大规模问题，利用LINGO高效的求解器可快速求解并分析结果。 §1 LINGO快速入门 当你在windows下开始运行LINGO系统时，会得到类似下面的一个窗口： 外层是主框架窗口，包含了所有菜单命令和工具条，其它所有的窗口将被包含在主窗口之下。在主窗口内的标题为LINGO Model – LINGO1的窗口是LINGO的默认模型窗口，建立的模型都都要 在该窗口内编码实现。下面举两个例子

  3. 所属分类：C

    • 发布日期：2009-08-08
    • 文件大小：319488
    • 提供者：huxlaylyx

  1. Xilinx ISE 11.1使用指南（英文版）

  2. 本手册为ISE 11.1英文版使用指南。内容从建立工程文件到代码输入，引脚绑定，以及时序约束和下载烧写代码等所有过程，都有详细的指导。

  3. 所属分类：专业指导

    • 发布日期：2010-04-12
    • 文件大小：3145728
    • 提供者：yg031

  1. FPGA设计时序收敛

  2. 时序约束的概念 时序收敛流程 时序收敛流程－代码风格 时序收敛流程－综合技术 时序收敛流程－管脚约束 时序收敛流程－时序约束 时序收敛流程－静态时序分析 时序收敛流程－实现技术 时序收敛流程－FloorPlanner和PACE

  3. 所属分类：其它

    • 发布日期：2011-04-26
    • 文件大小：3145728
    • 提供者：raulzq

  1. FPGA设计时序收敛

  2. FGPA设计收敛流程，包括时序收敛流程中的代码书写规范、综合技术、管脚约束等

  3. 所属分类：嵌入式

    • 发布日期：2011-05-03
    • 文件大小：2097152
    • 提供者：c_he

  1. FGPA设计时序收敛

  2. FGPA设计收敛流程，包括时序收敛流程中的代码书写规范、综合技术、管脚约束等

  3. 所属分类：嵌入式

    • 发布日期：2011-05-03
    • 文件大小：234496
    • 提供者：c_he

  1. TimeQuest就一定要搞定

  2. 好的时序约束可以指导布局布线工具进行权衡，获得最优的器件性能，使设计代码最大可能的反映设计者的设计意图。

  3. 所属分类：嵌入式

    • 发布日期：2014-07-16
    • 文件大小：2097152
    • 提供者：za1905

  1. FPGA嵌入式项目开发三位一体实战精讲

  2. 《FPGA嵌入式项目开发三位一体实战精讲》以项目背景为依托，通过大量实例，深入浅出地介绍了FPGA嵌入式项目开发的方法与技巧。全书共分17章，第1～3章为开发基础知识，简要介绍了FPGA芯片、编程语言以及常用开发工具，引导读者技术入门；第4～17章为应用实例，通过14个实例，详细阐述了FPGA工业控制、多媒体应用、消费电子与网络通信领域的开发原理、流程思路和技巧。实例全部来自于工程实践，代表性和指导性强，读者通过学习后举一反三，设计水平将得到快速提高，完成从入门到精通的技术飞跃。 《FPGA嵌

  3. 所属分类：硬件开发

    • 发布日期：2015-02-11
    • 文件大小：49283072
    • 提供者：wing58fly

  1. VLSI_design

  2. ic设计的流程大致为： 逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(RTL级描述)--功能仿真--综合(加时序约束和设计库)--电路网表--网表仿真) 预布局布线(SDF文件)--网表仿真(带延时文件)--静态时序分析--布局布线--参数提取 --SDF文件--后仿真--静态时序分析--测试向量生成 --工艺设计与生产--芯片测试--芯片应用 在验证过程中出现的时序收敛，功耗，面积问题，应返回前端的代码输入进行重新修改，再仿真，再综合，再验证，一般要反复好几次才能最后送

  3. 所属分类：嵌入式

    • 发布日期：2009-02-16
    • 文件大小：68608
    • 提供者：tjpulx

  1. FPGA设计时序收敛[上海_20070725_王巍].ppt

  2. 时序约束的概念 时序收敛流程 时序收敛流程－代码风格 时序收敛流程－综合技术 时序收敛流程－管脚约束 时序收敛流程－时序约束 时序收敛流程－静态时序分析 时序收敛流程－实现技术 时序收敛流程－FloorPlanner和PACE

  3. 所属分类：硬件开发

    • 发布日期：2019-05-23
    • 文件大小：3145728
    • 提供者：drjiachen

  1. FPGA面试基础知识点.docx

  2. 1. 2 2. 什么是同步逻辑和异步逻辑？ 2 3. 同步电路和异步电路的区别： 2 4. 时序设计的实质： 2 5. 建立时间与保持时间的概念？ 2 6. 为什么触发器要满足建立时间和保持时间？ 2 7. 什么是亚稳态？为什么两级触发器可以防止亚稳态传播？ 2 8. 系统最高速度计算（最快时钟频率）和流水线设计思想： 2 9. 同步复位和异步复位的有何区别？ 3 10. 写出一段代码，用来消除亚稳态。 3 11. 写出一段代码，对时钟进行3分频。 4 12. 设计一个gl

  3. 所属分类：硬件开发

    • 发布日期：2020-01-02
    • 文件大小：423936
    • 提供者：zzqwater

  1. 模电 数电 单片机笔试及面试问题.pdf

  2. 该文档包括数电、模电、单片机、计算机原理等笔试问题，还讲解了关于面试的问题该如何解答，对大家有一定的帮助电流放大就是只考虑输岀电流于输入电流的关系。比如说,对于一个uA级的信号,就需要放大后才能驱动 一些仪器进行识别(如生物电子),就需要做电流放大 功率放大就是考虑输出功率和输入功率的关系。 其实实际上,对于任何以上放大,最后电路中都还是有电压,电流,功率放大的指标在,叫什么放大,只 是重点突出电路的作用而已。 15.推挽结构的实质是什么? 般是指两个三极管分别受两互补信号的控制,总是在一个三极

  3. 所属分类：嵌入式

    • 发布日期：2019-10-12
    • 文件大小：664576
    • 提供者：fromnewword

  1. verilog代码风格VerilogCodingStyle

  2. verilog代码风格VerilogCodingStyle目录 Verilog hdl程序风格指导 目录 1.引言. 般的指导方针 命名规则 注释 格式 ·· 有限状态机实现风格 文件和目录结构 13444566777 3.逻辑实现.. 设计方法 组合逻辑… 时序逻辑 4. Verilog结构 赋值 always块 ······:4·····.·····.+·::·:···+·4··· ..···· 语句 if-then-else语句 端口声明 13 函数( function)和任务(task)

  3. 所属分类：硬件开发

    • 发布日期：2019-09-02
    • 文件大小：477184
    • 提供者：drjiachen

  1. Verilog 代码编写

  2. 数字IC培训课程体系 课程 内容 课时（每课时两节课） 第一阶段，语言及工具基础。 Verilog/VHDL 复习基本编程语言，熟练掌握基本模块的RTL设计流程。 2课时 ISE/vivado 工具的使用， coregenerator、DCM等功能使用，top文件编写，基本的综合、布局布线、约束、错误排查，bit文件生成/下载。 3课时 Modsim/VCS 仿真工具基本功能介绍，仿真程序编写，仿真时序分析 2课时 Synplify/DC 熟悉基本综合工具使用，讲解FPGA与ASIC的区别（cl

  3. 所属分类：硬件开发

    • 发布日期：2019-09-01
    • 文件大小：199680
    • 提供者：drjiachen

  1. LATTICE开发板原理图测试代码软件使用以及中文资料2.pdf

  2. [原创] LATTICE开发板原理图测试代码软件使用以及中文资料 [复制链接]器件的主要特性 非易失,无限次重构 瞬时上电,数微秒 单片,无外部配置存储器 很高的设计安全性,不能戳取位流 用数毫秒重构基于SRM的逻辑 通过系统配置和JTAG口对SRM和非易失存储器编程 支持非易失存储跽的后台编程 睡眠模式 静态电流减小100倍 TransFR重构 系统正常工作时,可进行现场更新逻辑 大量I/0 -256到2280查找表 73到271个I/(0,有多种封装选择 支持密度迂移 无铅的、符合ROHS标

  3. 所属分类：专业指导

    • 发布日期：2019-08-31
    • 文件大小：456704
    • 提供者：drjiachen

  1. 模拟电路和数字电路笔试知识和面试知识.pdf

  2. 每次面试都被问到模电和数电，因此想给大家分享一份关于模拟电子技术的面试题，希望有所帮助电流放大就是只考虑输出电流于输入电流的关系。比如说,对于一个uA级的信号,就需要放大后才能驱动 些仪器进行识别(如生物电子),就需要做电流放大。 功率放大就是老虑输出功率和输入功率的关系。 其实实际上,对于任何以上放大,最后电路中都还是有电压,电流,功率放大的指标在,叫什么放大,只 是重点突出电路的作用而已 15.推挽结构的实质是什么? 般是指两个三极管分别受两互补信号的控制,总是在一个三极管导通的时候另一个截

  3. 所属分类：讲义

    • 发布日期：2019-08-18
    • 文件大小：628736
    • 提供者：maosheng007

  1. 进行时序约束的几种方法

  2. 从最近一段时间工作和学习的成果中，我总结了如下几种进行时序约束的方法。按照从易到难的顺序排列如下

  3. 所属分类：其它

    • 发布日期：2020-07-23
    • 文件大小：78848
    • 提供者：weixin_38612648

  1. FPGA设计中的时序问题的探讨

  2. 耗费数月精力做出的设计却无法满足时序要求，这确实非常令人伤心。然而，试图正确地对设计进行约束以保证满足时序要求的过程几乎同样令人费神。找到并确定时序约束本身通常也是非常令人头痛的问题。 　　时序问题的恼人之处在于没有哪种方法能够解决所有类型的问题。由于客户对于和现场应用工程师共享源代码通常非常敏感，因此我们通常都是通过将工具的潜力发挥到极致来帮助客户解决其时序问题。当然好消息就是通过这种方法以及优化RTL代码，可以解决大多数时序问题。 　　但在深入探讨之前，我们首先需要对时序问题进行一点基本分析

  3. 所属分类：其它

    • 发布日期：2020-10-21
    • 文件大小：261120
    • 提供者：weixin_38660918

  1. FPGA设计100条经典问答，快看看有没有你需要的！

  2. 1 　　问：可否解释下 FPGA 时序约束设置方法，目前在做一个项目，功能仿真正确，但想进一步优化设计，采用怎样的时序约束才能达到目标呢？ 　　答: 优化代码，可以从代码风格的角度出发，这就涉及到对整个系统的理解，例如如何对系统进行划分，是否进行有必要的流水或者重定时。时序约束包括时钟约束、关键路径的约束等等。这还是要求你对整个 设计有深入的理解。时钟约束是全局约束，在 Synplify Pro 下很好实现，在 SDC 中定义时钟频率即可。 在代码上的小打小闹对系统的时序影响不大，主要是对系

  3. 所属分类：其它

    • 发布日期：2021-01-20
    • 文件大小：78848
    • 提供者：weixin_38605538
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