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  1. FPGA/CPLD数字电路设计经验分享

  2. 在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

  3. 所属分类：硬件开发

    • 发布日期：2009-12-22
    • 文件大小：951296
    • 提供者：yg031

  1. FPGACPLD 数字电路设计经验分享

  2. 摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中， 对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解 RTL 电路时序模型的 基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采 用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水 平。 关键词：FPGA 数字电路 时序 时延路径 建立时间 保持时间

  3. 所属分类：硬件开发

    • 发布日期：2010-05-11
    • 文件大小：1048576
    • 提供者：weidk

  1. FPGA设计经验谈 时序 时延 时序设计 RTL电路时序模型

  2. 在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平

  3. 所属分类：硬件开发

    • 发布日期：2010-05-14
    • 文件大小：1048576
    • 提供者：johnlee521

  1. FPGA设计经验谈FPGA 数字电路 时序 时延路径 建立时间 保持时间

  2. ：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的 抽象度也相应提高，因此在设计中较难把握，但在理解 RTL 电路时序模型的基础上，采用合理的设计方法 在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大 提高，并且系统的工作频率可以达到一个较高水平。

  3. 所属分类：硬件开发

    • 发布日期：2010-10-23
    • 文件大小：951296
    • 提供者：hudundun198613

  1. Fourinone分布式并行计算四合一框架

  2. 　　Fourinone(中文名字“四不像”)是一个四合一分布式计算框架，在写这个框架之前，我对分布式计算进行了长时间的思考，也看了老外写的其他开源框架,当我们把复杂的hadoop当作一门学科学习时，似乎忘记了我们想解决问题的初衷：我们仅仅是想写个程序把几台甚至更多的机器一起用起来计算，把更多的cpu和内存利用上，来解决我们数量大和计算复杂的问题，当然这个过程中要考虑到分布式的协同和故障处理。如果仅仅是为了实现这个简单的初衷，为什么一切会那么复杂，我觉的自己可以写一个更简单的东西，它不需要过度设

  3. 所属分类：Web开发

    • 发布日期：2012-06-12
    • 文件大小：398336
    • 提供者：wwwgg265net2

  1. DBX260中文说明书

  2. DBX260中文说明书，DBX260的使用(一) 1.1 后面板连接(260) IEC电源线插座 260采用电压范围为100V-240V，频率为50-60Hz的国际性电源来供电，它使用的是IEC电缆线。 MIDI输入，MIDI输出和转接接口 这些接口为260 DriveRackÔ提供了MIDI功能，输入输出和转接插孔可让260 DriveRackÔ接在 MIDI链路中的任意处。 RS485控制母线输入(DB-9接口型) 该输入网络连接用来接收在 DriveRackÔ网络链中其它单元送来的信息。

  3. 所属分类：其它

    • 发布日期：2013-04-24
    • 文件大小：326656
    • 提供者：u010433705

  1. FPGA设计经验谈

  2. 在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。

  3. 所属分类：硬件开发

    • 发布日期：2013-06-20
    • 文件大小：951296
    • 提供者：letreetreele

  1. fpga经验谈.pdf

  2. FPGA/CPLD数字电路设计经验分享 摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。 关键词：FPGA 数字电路 时序 时延路径 建立时间 保持时间 1 数字电路设计中的几个基本概念： 1.1 建立时间和保持时间： 建

  3. 所属分类：硬件开发

    • 发布日期：2013-09-19
    • 文件大小：1048576
    • 提供者：ftblm

  1. 时序约束与分析

  2. 静态时序分析基本原理和时序分析模型 静态时序分析简称STA，它是一种穷尽的分析方法，它按照同步电路设计的要求，根据电路网表的拓扑结构，计算并检查电路中每一个DFF（触发器）的建立和保持时间以及其他基于路径的时延要求是否满足。STA作为FPGA设计的主要验证手段之一，不需要设计者编写测试向量，由软件自动完成分析，验证时间大大缩短，测试覆盖率可达100%。

  3. 所属分类：硬件开发

    • 发布日期：2015-06-25
    • 文件大小：2097152
    • 提供者：rwfeng1224

  1. 国家通信工程师（互联网）培训讲义

  2. 第一章 数据通信基础 1.解释数据传输速率所使用的3种不同的定义的主要内容 码元速率:每秒传输的码元数,又称波特率单位为DB,如码元持续时间为T(S),则码元速率为NBD=1/t(s) 数据传信速率:每秒传输二进制码的速率,又称比特率,单位为比特/秒(bit/s) 数据传送速率:单位时间内在数据传输系统中的相应设备之间实际传送的比特,字符或码组平均数,单位为比特/秒,字符/秒或码组/秒 2.常用的信号复用方法有哪些 按时间区分信号的复用方法为时分复用TDM,按空间分为空分复用SDM,按频率或波

  3. 所属分类：软考等考

    • 发布日期：2015-07-09
    • 文件大小：907264
    • 提供者：njupt1314

  1. LTE技术知识

  2. 1.Lightware Terminal Equipment -- 光端机 2.Line Terminatinig Equipment -- 线路终接设备 3.Long Term Evolution -- 3GPP长期演进 3GPP长期演进(LTE: Long Term Evolution)项目是近两年来3GPP启动的最大的新技术研发项目，这种以OFDM/FDMA为核心的技术可以被看作“准4G”技术。3GPP LTE项目的主要性能目标包括：在20MHz频谱带宽能够提供下行100Mbps、上行5

  3. 所属分类：Android

    • 发布日期：2015-08-26
    • 文件大小：5120
    • 提供者：qq_20598959

  1. TimingDesigner32bit_v9.2

  2. Timing designer是一个画时序图的工具，可以用于在逻辑设计初期，对关键路径进行时序设计，同时具有一定的时序验证功能，利于在设计初期发现问题，减少设计反复。 该工具不仅可以用于FPGA逻辑设计，还可以用于PCB的时序设计。 时序设计过程中，可以进行接口级的时序分析。在最后的产品时序说明时，也可以使用该工具进行时序说明书的编制。 Timing designer是基于工程管理的。 主要关注： 画图：时钟、信号、总线、衍生时钟、衍生信号等。 延时：各个信号之间的关系，有因果关系，比如延时，

  3. 所属分类：硬件开发

    • 发布日期：2018-10-18
    • 文件大小：35651584
    • 提供者：cs979752791

  1. ADI JTAG 仿真技术参考.pdf

  2. ADI JTAG 仿真技术参考pdf,ADI JTAG 仿真技术参考ANALOG DEVICES JTAG仿真器接口设计 GND1 2EMU no pin(key)3 4GND ADI TAG仿真器与DSP的接口是一个有14个 BTMSWDDIO5 6 TMS 引脚的JIAG仿真器插头。它与JTAG仿真器接 BTCK7 8 TCK 头相连。如果它没有连着JTAG仿真器的话,也 BTRST9 10 TRST BTDI 11 12 TDI 可以通过一个可选的局部(固定在用户板上)扫描 GND 13

  3. 所属分类：其它

    • 发布日期：2019-10-14
    • 文件大小：465920
    • 提供者：weixin_38743602

  1. 模电 数电 单片机笔试及面试问题.pdf

  2. 该文档包括数电、模电、单片机、计算机原理等笔试问题，还讲解了关于面试的问题该如何解答，对大家有一定的帮助电流放大就是只考虑输岀电流于输入电流的关系。比如说,对于一个uA级的信号,就需要放大后才能驱动 一些仪器进行识别(如生物电子),就需要做电流放大 功率放大就是考虑输出功率和输入功率的关系。 其实实际上,对于任何以上放大,最后电路中都还是有电压,电流,功率放大的指标在,叫什么放大,只 是重点突出电路的作用而已。 15.推挽结构的实质是什么? 般是指两个三极管分别受两互补信号的控制,总是在一个三极

  3. 所属分类：嵌入式

    • 发布日期：2019-10-12
    • 文件大小：664576
    • 提供者：fromnewword

  1. 模拟电路和数字电路笔试知识和面试知识.pdf

  2. 每次面试都被问到模电和数电，因此想给大家分享一份关于模拟电子技术的面试题，希望有所帮助电流放大就是只考虑输出电流于输入电流的关系。比如说,对于一个uA级的信号,就需要放大后才能驱动 些仪器进行识别(如生物电子),就需要做电流放大。 功率放大就是老虑输出功率和输入功率的关系。 其实实际上,对于任何以上放大,最后电路中都还是有电压,电流,功率放大的指标在,叫什么放大,只 是重点突出电路的作用而已 15.推挽结构的实质是什么? 般是指两个三极管分别受两互补信号的控制,总是在一个三极管导通的时候另一个截

  3. 所属分类：讲义

    • 发布日期：2019-08-18
    • 文件大小：628736
    • 提供者：maosheng007

  1. EDA/PLD中的输入引脚的建立和保持时间要求

  2. 首先看看对输入引脚的建立和保持时间要求，图1所示的模型给出了一个包含数据和时钟路径的输入电路的例子。图中带方框的相位符号表示路径中可能包含延时或相位调整电路，如IDELAY和DCM等。 　　图1 包含数据和时钟路径的输入电路的例子 　　建立时间（Setup）的要求是对FPGA输入引脚的要求，它代表时钟和数据之间在引脚上的关系。“正”的建立时间要求表示数据必须在时钟到达FPGA引脚之前到达FPGA；“负”的建立时间要求表示数据可以在时钟到达FPGA引脚之后到达FPGA。在时钟路径中使用DOM

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：123904
    • 提供者：weixin_38625442

  1. EDA/PLD中的周期约束分析

  2. 周期〈Period）约束的对象是该时钟所驱动的所有同步元件之间的路径，但是不会覆盖如图1所示的A、B、C和D路径，以及输入引脚到输出引脚〈纯组合逻辑〉、输入引脚到闷步元件、同步元件到输出引脚，还有Clk1到Clk2之间的异步路径，  　　在进行周期Period约柬之前，需要对电路的时钟周期进行估计，不要便用过松或过紧的约束。设讨内部电路所能达到的最南运行频率取决于同步元件本身的建立保持时间，以及同步元件之间的逻辑和布线延迟。虽然布线延时无法估计，但逻辑延时应该可以大致估计，如图2所示。通常可以根

  3. 所属分类：其它

    • 发布日期：2020-11-17
    • 文件大小：280576
    • 提供者：weixin_38601311

  1. 静态时序分析中的门延时计算

  2. 1引言 在集成电路设计过程中，模拟方法是应用最多的验证时序正确与否的手段，然而，模拟方法在微系统芯片(SoC)时代正面临严竣的挑战。传统的逻辑模拟方法虽然比较快，但需要输入向量作为激励，给使用带来很多不便；更为严重的是其精度不够高，不能处理SoC时代越来越严重的互连线的耦合电容、电感效应。电路模拟方法虽然能非常精确地计算SoC时代的各种效应，但其速度太慢，容量也太小。静态时序分析技术通过提取整个电路的所有时序路径，计算信号沿(上升沿或下降沿)在传播过程的延时，然后检查在最坏情况下电路中是否存

  3. 所属分类：其它

    • 发布日期：2020-12-08
    • 文件大小：182272
    • 提供者：weixin_38677725

  1. 输入引脚的建立和保持时间要求

  2. 首先看看对输入引脚的建立和保持时间要求，图1所示的模型给出了一个包含数据和时钟路径的输入电路的例子。图中带方框的相位符号表示路径中可能包含延时或相位调整电路，如IDELAY和DCM等。 　　图1 包含数据和时钟路径的输入电路的例子 　　建立时间（Setup）的要求是对FPGA输入引脚的要求，它代表时钟和数据之间在引脚上的关系。“正”的建立时间要求表示数据必须在时钟到达FPGA引脚之前到达FPGA；“负”的建立时间要求表示数据可以在时钟到达FPGA引脚之后到达FPGA。在时钟路径中使用DOM

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：180224
    • 提供者：weixin_38614377

  1. 周期约束分析

  2. 周期〈Period）约束的对象是该时钟所驱动的所有同步元件之间的路径，但是不会覆盖如图1所示的A、B、C和D路径，以及输入引脚到输出引脚〈纯组合逻辑〉、输入引脚到闷步元件、同步元件到输出引脚，还有Clk1到Clk2之间的异步路径，  　　在进行周期Period约柬之前，需要对电路的时钟周期进行估计，不要便用过松或过紧的约束。设讨内部电路所能达到的南运行频率取决于同步元件本身的建立保持时间，以及同步元件之间的逻辑和布线延迟。虽然布线延时无法估计，但逻辑延时应该可以大致估计，如图2所示。通常可以根据

  3. 所属分类：其它

    • 发布日期：2021-01-19
    • 文件大小：409600
    • 提供者：weixin_38726255
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